1)Multiplier[英]['m?lt?pla??(r)][美]['m?lt?'pla??]乘法器
1.A method of harmonics measurement based on the multiplier;基于乘法器的谐波测量方法
2.Algorithm and circuit design for secondary Booth encoded multiplier;二次Booth编码的大数乘法器设计
3.A new algorithm for design of the Booth-based multiplier unit;一种新的Booth乘法器设计方法
英文短句/例句
1.Digit-serial binary field multiplier based on Mastrovito multiplication基于Mastrovito乘法的字串行特征二域乘法器
2.quarter-square multiplier四分之一平方乘法器
3.analog multiplier hybrids模拟乘法器混合微电路
4.Architecture and Implementation of Multiplier Suitable for ECC Based on Divided Algorithm基于分治算法的ECC乘法器结构及实现
5.Multi-radix Booth Algorithm of Multi-bit Multiplier多位乘法器的多阶Booth算法的实现
6.One Large Multiplication's Fast Implementation一种快速大数乘法器的设计方法——大数乘法的高速实现
7.The described multiplier is basedon the variable transconductance principle.本文叙述一种可变跨导脉冲乘法器。
8.Multiplier is the key in the Digital Signal Processing System.乘法器是数字信号处理系统中的关键。
9.A Multicell-Type Logic (DYL) 12 bit×12 bit Super High Speed Multiplier多元逻辑12位×12位超高速乘法器
10.18×18 Parallel and Pipeline Multiplier Chip Design18×18并行流水乘法器芯片设计
11.The Study of a Power Factor Correction Chip without Multiplier;一种无乘法器的CMOS PFC控制电路
12.24 Fixed-point DSP Parallel Multiplier Design;基于24位定点DSP的并行乘法器的设计
13.Research on 32 Bit High-Speed Floating-Point Multiplier Design;32位高速浮点乘法器设计技术研究
14.32×32 High-speed Multiplier Design and Implementation32×32高速乘法器的设计与实现
15.Design CSD Serial-Parallel Multiplier for Constant Coefficients FIR Filter常系数FIR中的CSD串并乘法器设计
16.Implementation of 20×18 bit Sign Fix Point Multiplier Based on FPGA20×18位符号定点乘法器的FPGA实现
17.Design and Implementation of Parallel Multiplier Based on Optimal Normal Basis of Type Ⅱ基于Ⅱ型ONB并行乘法器的设计与实现
18.The Design of High Speed Pipeline Floating Point Multiplier Based on FPGA基于FPGA的高速流水线浮点乘法器设计
相关短句/例句
paired multiplier乘二乘法器
3)multiplying unit乘法器，乘法部件
4)gilbert multiplierGilbert乘法器
5)modular multiplier模乘法器
1.Accoding to the 2P scaling theory, We also propose the high efficiency auto scaling modular multiplier for signed numbers in RNS which could avoid the overflow problem.在余数系统中,模加法器与模乘法器属于最基本也是最重要的算术运算单元,因此提高余数系统中模加法器与模乘法器的性能具有重要意义。
6)LSD multiplierLSD乘法器
1.By analyzing the field arithmetic operations,this paper converts all the modular arithmetic to two types of modular arithmetic:modular multiplication and modul ar addition,and then by improving the architecture of LSD multiplier,it design s an arithmetic unit which can handle all the field arithmetic.该文通过对GF(2m)上模运算的分析,将所有的模运算转化成模乘和模加,并对LSD乘法器的进行了改进,所设计的运算单元能进行GF(2m)上所有的模运算,利用该运算单元所实现的椭圆曲线密码算法具有面积小,速度快的优点,适合用于处理能力和存储空间受限的设备中。
延伸阅读
乘法器乘法器multiplier 句场a1bla2比a3场a3场十a3场a2坛al场a0比巧氏P，P;叭几PIPO图3 4K4位乘模块的逻辑阵列c卜engfaqi乘法器(multiPlier)对以数字形式表示的两个或多个n位数求积的一种运算电路。早期乘法器求积的过程与手算的过程相似，即每次检查乘数中的一位，当被检查的乘数位为1时将被乘数与部分积的前n位相加，为0时不相加，每完成一次这样的过程部分积向右移一位(见图1)。这种乘法器(见图2)一般是利用运算器中的加法电路，再增加一个被乘数寄存器和一个控制相乘次数的控制计数器，手算乘法器乘数 1101(洲X)0000部分积只1001 1101乘数为1，加被乘数 1 101 1101伽〕《洲) 0000 01101以刃右移 以洲洲)0011 0100乘数为0，右移— 1101 0001 1010乘数为0，右移一01110101 1101乘数为1，加被乘数 1 110 1010 0111 0101右移1 0 01图1两个4位二进制数相乘部分乘积乘数寄存器被乘数寄存器右移加法器 图2二进制定点乘的基本结构用加法器右斜送结果至累加器的方法实现右移。控制计数器记录加和移位次数，鉴别乘过程是否结束。乘数右移后检查末位是否为1。是1，加被乘数;是0，不加被乘数。乘操作完毕时得到双字长乘积。这种乘法器的求积速度较慢。为加快乘法速度，在60年代中期出现了许多改进方案，如多位扫描技术、乘数再编码技术等，至今仍被广泛采用。多位扫描技术采用每次检查乘数位中的两位或更多位的办法来减少加一移次数;乘数再编码技术采用冗余的带符号数位的编码来代替普通的乘数位，使在乘数中出现一申0或1时仅执行移位而减少了乘法中执行加操作的次数。这两项技术能在完成两个n位数乘法中将所需的加操作次数减少到图示算法的n/2或n/3，两次加操作之间的平均移位长度增加到2或30 随着大规模集成电路的发展，出现了多种高速并行乘法器模块或阵列乘法器。图3示出了用多个全加器FA组成的4x4位乘模块的设计原理。除此以外，还出现了一些专用的乘法器芯片(16x16位或32 x 32位)。
