本发明涉及超声前端系统领域，尤其是一种新型超声阵元选通电路。
背景技术：
：超声前端系统主要包括探头选择模块1、阵元选择模块2、发射与前放模块3、整序折叠模块4、TGC放大模块5和波束合成模块6，如图1所示为超声前端系统模块框图。探头选择模块1选择多个探头中的一个作为工作探头，且通过阵元选择模块2选择参与当前一次发射或者接收工作的一组阵元，该阵元将受到高压脉冲电压的激励发出超声波，发射的超声波将聚焦在之前设置好的某个深度上，发射模块31用来产生高压脉冲激励阵元，前放模块32用来将人体组织反射的微弱回波信号进行前级放大后经整序折叠模块4、TGC放大模块5和波束合成模块6来进行后续整序折叠、TGC二级放大、波束合成。阵元选择模块2在每次发射超声波时，探头中只有一组相邻的阵元收到高压脉冲的激励产生超声波，并在先前设置的深度上进行聚焦，发射出去的超声波遇到人体组织后反射回来的信号被原发射阵元接收，转换成微弱的电信号进行后续信号处理。以128阵元探头，32通道整节距扫描方式为例，如图2所示，类似一个与128阵元保持平行的32通道从扫描线1平移到扫描线128，与32通道重合的部分就是参与发射接收的阵元，即图中标出的起始阵元start_el和结束阵元end_el之间(包括该阵元)的阵元，起始阵元和结束阵元的中心即是扫面线位置。传统的阵元选通电路使用16个高压开关21，其输入端分别连接到探头的128阵元上，这样每个高压开关21连接8个阵元。高压开关21的输出端每4个并联成一条信号输出到后续处理电路，电路结构如图3所示。为了便于解释，图中省略了LE、CL等使能、清零控制端口，高压开关21两个串联成一组，一共8组。高压开关21控制数据分成8组Din0～Din7，每组数据串行输入输出，内部通过移位寄存器并行输入到各个阵元选通开关端口，控制相应阵元的选通。传统的高压开关控制数据Din0～Din7是事先计算好，以某种方式储存在FPGA的内部ROM里面供高压开关设置逻辑读取。首先128线扫描每线需要128bit开关数据，共128*128位数据，且扫描线数越高导致其开关数据所占空间更大，其次硬件逻辑电路的改变也会要求ROM所存储的开关数据有所更改，所以灵活性较低；而且高压开关在一个特定时钟周期将一位开关数据输入，一组数据一共16位，需要16个时钟周期，而ROM的地址与数据读取也需要一定的时间延迟，其中的时间同步匹配问题控制不好容易出错。基于上述问题，设计了一种新型超声阵元选通电路主要用于阵元选择模块。技术实现要素：本发明要解决的技术问题是克服现有的缺陷，提供一种新型超声阵元选通电路，减少了大量的存储空间，降低了系统成本，数据的同步匹配也更容易控制。为了解决上述技术问题，本发明提供了如下的技术方案：本发明一种新型超声阵元选通电路，包括若干高压开关，高压开关的输出端口中每4个特定端口并联成一条信号输出，并连接到对应通道；高压开关控制数据根据选通的起始阵元和结束阵元即可同步计算出并输入到高压开关的输入端口。进一步地，高压开关内部电路包括芯片数据串行输入Din，芯片数据串行输出Dout，移位寄存器和开关SW，芯片数据串行输入Din，芯片数据串行输出Dout由移位寄存器控制，将数据并行输入到开关SW的输入端，控制开关SW的通断，为1时开关闭合，为0时开关断开。进一步地，高压开关控制数据由FPGA进行计算。本发明的有益效果：本发明的高压开关数据设置不需要提前计算存储在FPGA内部ROM中，只需要将起始阵元号和结束阵元号以高低字节为单位存储于FPGA内部ROM，然后根据扫描线号读取相应的起始阵元和结束阵元即可同步计算出开关控制数据，并输入到高压开关的输入端口，128阵元32通道整节距扫描方式下内部ROM只需要128*16bit位的存储空间，较传统的方式减少了大量的存储空间，降低了系统成本，数据的同步匹配也更容易控制。附图说明图1为超声前端系统模块框图；图2为以128阵元探头的32通道整节距扫描方式为例进行阵元选通的示意图；图3为传统的阵元选通电路结构示意图；图4为高压开关内部原理图；图5为本发明的阵元选通电路结构示意图；图6为本发明中进行高压开关控制数据时选通起始位lo_bit以及结束位hi_bit的计算流程图。具体实施方式本发明所列举的实施例，只是用于帮助理解本发明，不应理解为对本发明保护范围的限定，对于本
技术领域：
的普通技术人员来说，在不脱离本发明思想的前提下，还可以对本发明进行改进和修饰，这些改进和修饰也落入本发明权利要求保护的范围内。以128阵元探头的32通道整节距扫描方式为例，根据阵元选通的规律，一般采用高压开关21作为阵元选通的基本原件，高压开关21内部原理图如图4。芯片数据串行输入Din，串行输出Dout，并且受8bit移位寄存器211控制，将数据并行输入到8个开关SW0～SW7的输入端，控制开关的通断，为1时开关闭合，为0时开关断开。本发明的阵元选通电路结构如图5所示，其中的高压开关21与传统的高压开关连接不同的是，其输入端口连接的对应阵元是按照0～127阵元号顺序依次排列，输出端口也是按照阵元顺序输出，所以必须按照传统的输出端口那样特定的4个进行并联输出，连接到对应通道。连接顺序如下表1(每4个输出端口进行并联，如0326496并联接到CH0；1336597并联接到CH1)。表1每4个输出端口连接顺序0326496164880112133659717498111323466981850821143356799195183115436681002052841165376910121538511763870102225486118739711032355871198407210424568812094173105255789121104274106265890122114375107275991123124476108286092124134577109296193125144678110306294126154779111316395127图5中的高压开关设置数据Din0～7由FPGA进行计算，设计思路见如下表2，对应以上高压开关电路，将128阵元分成group＝0～7一共8组，每组对应16个阵元位构成16位的串行开关控制数据din，采用0～15计数器bit_cnt进行循环计数。根据输入的起始阵元Start-el和结束阵元End_el来确定start(start_group，start_bit)以及end(end_group，end_bit)。然后对8个group进行扫描，超出start_group和end_group之外的group全部关闭(对应din数值为0)，在范围内的group则分别计算出该组16位的选通起始位lo_bit以及结束位hi_bit，然后将bit_cnt计数器的值与[lo_bit,hi_bit]进行比较，在其范围内的din为1，范围外的为0。上述hi_bit和lo_bit的计算流程如图6所示，其中disable表示高压开关关闭，start_bit＝start_el[3:0]，end_bit＝end_el[3:0]。输入group，start-el，end_el；设end_group＝end_el[6:4]，start_group＝start_el[6:4]；判断是否start_group≤group≤end_group，group若在范围之外，则disable，group若在范围内，则判断是否group＝start_group，若相等，则起始位lo_bit＝start_bit以及hi_bit＝15，若不相等，则lo_bit＝0，继续判断是否group＝end_group，若相等，则hi_bit＝end_bit，若不相等，则hi_bit＝15。表2高压开关控制数据的设置思路本发明的高压开关控制数据不需要提前计算存储在FPGA的内部ROM中，在128阵元32通道下，只需要将各个扫描线号对应的起始阵元号start_el[6:0]和结束阵元号end_el[6:0]以高低字节为单位存储于FPGA内部ROM，需128线*16bit存储空间，然后根据扫描线号读取相应的起始阵元和结束阵元即可同步计算出开关控制数据，并输入到高压开关21的Din0～Din7端口，较传统的方式减少了大量的存储空间，降低了系统成本，数据的同步匹配也更容易控制。当前第1页1 2 3