全数字彩色多普勒超声诊断仪的cpld电源管理电路的制作方法
【技术领域】
[0001]本实用新型涉及超声诊断设备技术领域，尤其涉及全数字彩色多普勒超声诊断仪的CPLD电源管理电路。
【背景技术】
[0002]在新型便捷彩超中都引入了电池概念，使之成为一种移动设备，为移动诊断带来方便。同时也引入了新的电源控制管理要求。
[0003]和笔记本电脑一样，彩超也需要一款EC(Embed Controller，嵌入式控制器)芯片，但相对消费类电子产品，医疗设备更加复杂。如何管理好各个设备之间的启动时序，如何更好地实现更长的待机时间，如何更可靠、更廉价是亟待解决的问题。
[0004]目前实现此类功能大都使用单片机，但是单片机可以理解为执行代码的机器，而CPLD可以理解为由很多硬件连接起来的电路，不管从速度、可靠性还是扩展性CPLD更适合此类应用。
【实用新型内容】
[0005]本实用新型要解决的技术问题是克服现有的缺陷，提供了全数字彩色多普勒超声诊断仪的CPLD电源管理电路，它具有低成本、超低功耗、工作稳定、能够调整上电顺序和时序。
[0006]为了解决上述问题，本发明全数字彩色多普勒超声诊断仪的CPLD电源管理电路，包括用于控制所有电源芯片使能信号以及开启超声电压的时序的CPLD芯片；
[0007]启动开关，通过电源开关连接线与CPLD芯片的输入输出端连接，并向CPLD芯片传输电源开关的状态；
[0008]时钟电路，与CPLD芯片的输入端连接，产生系统时钟驱动CPLD芯片。
[0009]进一步地，启动开关包括接插件J1，接插件Jl的第一引脚连接第六电阻R6的第一端、CPLD芯片的第六输入输出端，第六电阻的第二端连接接插件Jl的第二、十引脚并接地，接插件Jl的第三引脚连接第一电阻Rl的第一端、CPLD芯片的第八输入输出端，第一电阻Rl的第二端连接接插件Jl的第四引脚、第二电阻R2的第二端、第三电阻R3的第二端并接直流电压+3.3V，第二电阻R2的第一端连接接插件Jl的第五引脚、CPLD芯片的第十输入输出端，第三电阻R3的第一端连接接插件Jl的第九引脚、CPLD芯片的第十二输入输出端。
[0010]进一步地，CPLD芯片包括第三输入输出端、第十三输入输出端、第四十输入输出端、第四十二输入输出端、第四十三输入输出端和第四十四输入输出端；超声电压包括第一电压端HV_EN1和第二电压端HV_EN2 ;电源芯片包括第一电源端P0WER1、第二电源端P0WER2、第三电源端P0WER3和第四电源端P0WER4 ;CPLD芯片的第三输入输出端连接第一电压端HV_EN1、第十五电阻R15的第一端，第十五电阻R15的第二端连接第十六电阻R16的第一端并接地，第十六电阻R16的第二端连接第二电压端HV_EN2、CPLD芯片的第十三输入输出端，CPLD芯片的第四十四输入输出端通过第十三电阻Rl3连接第一电源端POWERl，CPLD芯片的第四十三输入输出端通过第十四电阻R14连接第二电源端P0WER2，CPLD芯片的第四十二输入输出端通过第十七电阻Rl7连接第三电源端P0WER3，CPLD芯片的第四十输入输出端通过第十八电阻R18连接第四电源端P0WER4。
[0011]进一步地，时钟电路包括晶振Y1、第十九电阻R19和第二十电阻R20，晶振Yl的第一引脚通过第十九电阻R19连接直流电压+3.3V，晶振Yl的第二引脚接地，晶振Yl的第三引脚通过第二十电阻R20连接CPLD芯片的第三十七输入端，晶振Yl的第四引脚连接直流电压+3.3Vo
[0012]进一步地，CPLD芯片的第三十七输入端为时钟专用输入引脚。
[0013]本实用新型全数字彩色多普勒超声诊断仪的CPLD电源管理电路，该电路采用低功耗CPLD芯片，在开关开启的过程中，控制着全数字彩色多普勒超声诊断仪中所有电源芯片使能信号，并开启电压的时序；在关机状态下，CPLD芯片始终保持低功耗运行，并在等待用户按下开机键。
【附图说明】
[0014]附图用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与本实用新型的实施例一起用于解释本实用新型，并不构成对本实用新型的限制。在附图中:
[0015]图1为本实用新型全数字彩色多普勒超声诊断仪的CPLD电源管理电路原理图；
[0016]图2为全数字彩色多普勒超声诊断仪的开、关机流程图。
【具体实施方式】
[0017]本实用新型所列举的实施例，只是用于帮助理解本实用新型，不应理解为对本实用新型保护范围的限定，对于本技术领域的普通技术人员来说，在不脱离本实用新型思想的前提下，还可以对本实用新型进行改进和修饰，这些改进和修饰也落入本实用新型权利要求保护的范围内。
[0018]本实用新型全数字彩色多普勒超声诊断仪的CPLD电源管理电路，包括CPLD芯片，控制所有电源芯片使能信号以及开启电压的时序；启动开关通过电源开关连接线与CPLD芯片的输入输出端连接，并向CPLD芯片传输电源开关的状态；时钟电路与CPLD芯片的输入端连接，产生系统时钟驱动CPLD芯片。
[0019]如图1所示，上述启动开关包括接插件J1，接插件Jl的第一引脚连接第六电阻R6的第一端、CPLD芯片的第六输入输出端，第六电阻的第二端连接接插件Jl的第二、十引脚并接地，接插件Jl的第三引脚连接第一电阻Rl的第一端、CPLD芯片的第八输入输出端，第一电阻Rl的第二端连接接插件Jl的第四引脚、第二电阻R2的第二端、第三电阻R3的第二端并接直流电压+3.3V，第二电阻R2的第一端连接接插件Jl的第五引脚、CPLD芯片的第十输入输出端，第三电阻R3的第一端连接接插件Jl的第九引脚、CPLD芯片的第十二输入输出端；CPLD芯片包括第三输入输出端、第十三输入输出端、第四十输入输出端、第四十二输入输出端、第四十三输入输出端和第四十四输入输出端；超声电压包括第一电压端HV_EN1和第二电压端HV_EN2 ；电源芯片包括第一电源端P0WER1、第二电源端P0WER2、第三电源端P0WER3和第四电源端P0WER4 ;CPLD芯片的第三输入输出端连接第一电压端HV_EN1、第十五电阻R15的第一端，第十五电阻R15的第二端连接第十六电阻R16的第一端并接地，第十六电阻R16的第二端连接第二电压端HV_EN2、CPLD芯片的第十三输入输出端，CPLD芯片的第四十四输入输出端通过第十三电阻Rl3连接第一电源端POWERl，CPLD芯片的第四十三输入输出端通过第十四电阻R14连接第二电源端P0WER2，CPLD芯片的第四十二输入输出端通过第十七电阻R17连接第三电源端P0WER3，CPLD芯片的第四十输入输出端通过第十八电阻R18连接第四电源端P0WER4 ;时钟电路包括晶振Y1、第十九电阻R19和第二十电阻R20，晶振Yl的第一引脚通过第十九电阻R19连接直流电压+3.3V，晶振Yl的第二引脚接地，晶振Yl的第三引脚通过第二十电阻R20连