专利名称：开放式通信原理实验平台的制作方法
技术领域：
本实用新型涉及一种通信原理实验平台，尤其是能够让学生充分自主地设计和探索的开放式实验平台。
背景技术：
通信原理实验是为了配合《通信原理》课程的学习而开设的教学实验。通信原理课的教学大纲规定，要求学生掌握典型通信系统的组成、工作原理和性能特点，尤其是数字通信的基本理论；掌握基本分析方法、工程设计方法和必要的实验技能；为使学生深入研究和设计开发现代通信系统及其关键部件打下基础。《通信原理》作为电子工程、通信和计算机类专业学生必修的一门专业基础课，其理论性和工程实践性都很强，许多课程内容需要通过实验才能扎实地理解和掌握。
我国高校现在开设的《通信原理》课程一般包括模拟调制、脉冲调制、多路与多址传输、数字传输、同步原理、差错控制编码等部分。其中模拟调制部分主要包括模拟线性调制和模拟角度调制；脉冲调制部分的重点是抽样定理与语音编码，包括脉冲编码调制(PCM)、自适应差分脉冲编码调制(DPCM)、增量调制(ΔM)；多路与多址传输部分包括正交分割原理，频分(FDM)、时分(TDM)、码分(CDM)、空分(SDM)等复用方式；数字传输部分主要包括基带传输和载波传输，而载波传输以多种数字调制技术为重点；同步原理部分主要包括载波同步、码同步、帧同步和数字复接；差错控制编码部分主要包括线性分组码和卷积码。
目前国内外通信原理课程实验既有采用纯软件实验平台，也有采用硬件实验平台，还有少量采用软硬件相结合的实验平台的。软件实验平台多是以Elanix公司的SystemView或Mathworks公司的MatIab系统仿真软件为基础，在软件平台上用数学模型搭建通信系统，进行通信系统的仿真设计和分析。硬件实验平台多是通过各种专用集成电路搭建相应实验的实现电路，学生只能做一些简单的测量验证工作，很难开展有自我创意真正的设计；并且实验项目和内容的增加常常伴随着实验模板和费用的成比例增加。也有部分平台在硬件验证性实验的基础上引入了少量基于FPGA技术的二次开发型实验，但基本是作为整个平台的一个单独的附加部分，其外围配套电路单一，设计空间很小，因此所能实现的实验相当有限。
新一代通信原理实验平台应能够跟踪当前通信系统设计的一些主流技术，提供足够的设计资源，开展丰富的实验项目，涵盖通信原理课程的大部分知识点，同时还要在实验内容的先进性和作为学生实验的经济性、可行性之间进行折衷考虑。随着技术的发展，将EDA、单片机和计算机技术适当引入通信原理实验平台，将在节省成本的同时极大地改善教学效果，开设出软硬件相结合的综合性和探索性实验。PC机可提供友好的人机界面、强大的分析工具和丰富的设计资源。目前的高性能单片机已具有较高的数据处理功能、较大的存储数据的空间以及丰富的IO口，可以实现运算量大或需要高速传输的实验，如无线通信、CDMA实验；还可以通过嵌入式操作系统等屏蔽掉课程大纲以外的对硬件知识的要求而着重于系统性设计。与传统实验教学相比，基于FPGA并结合EDA技术的通信原理实验灵活性非常高，学生利用先进的EDA软件可以自主进行实验设计输入、逻辑仿真、编程，再将其下载至可编程器件完成硬件实现。例如在QUARTUS II平台上输入实验原理图，或采用VHDL或verilog HDL语言来书写电路，然后由计算机自动进行编译、检错和逻辑综合，可有效避免电路设计中可能存在的错误。电路通过编译后即可借助仿真器进行逻辑仿真(QUARTUS II非常方便的提供了仿真所需的时钟和信号源)，观察电路各节点的仿真波形是否与理论波形一致，进一步对设计进行验证。最后将编译完成的工程文件通过电缆下载到FPGA，用示波器和逻辑分析仪对FPGA各输出点波形进测试，并与计算机仿真波形进行比较，从而验证硬件电路的正确与否。这种实验方式免去了检查集成块好坏和检查线路的繁琐性。而且学生只需拥有一台电脑和QUARTUS II软件，则课余时间也可自由进行自己的设计。不仅可以使学生适应快速发展的电子技术和通信技术需要，而且还可以有效培养学生的实验能力、动手能力、创新能力和工程实践能力。
本实用新型内容本实用新型解决的技术问题是克服现有的国内目前通信原理硬件实验平台开放性差，能够让学生自己动手设计的实验较少，实验项目固定，无法满足学生开展独立创新实验和综合性实验的问题，而提供一种实现的新型开放式通信原理实验平台，它能使学生在深入理解实验原理、熟练掌握实验技巧的基础上充分开拓创造性思维，探索并开发新的实验项目，加强学生对相关课程基础理论的理解和运用，大大增加了学生自主设计的条件和机会，锻炼了学生的研发能力和实际动手能力。
本实用新型的技术解决方案是开放式通信原理实验平台，其特点在于基于开放型的设计原则(是使学生能够最大限度地发挥其创造性的基础)，采用“PC+MCU+FPGA”的总体架构，PC机通过串口和调试接口与实验板相连接，实验板主要由核心电路和外围电路两大部分组成。核心电路作为主控单元，主要包括高性能单片机(MCU)C8051F020、FPGA、NVRAM存储器，其中MCU 2、FPGA 3与NVRAM 4之间两两相连进行通信；外围电路包括连接PC与MCU的串口通信模块、MCU JTAG接口电路，连接PC与FPGA的FPGA配置接口电路，直接与MCU相连的语音输入模块、语音输出模块、PAM调制模块、多路AD输入模块、多路DA输出模块、无线传输模块，直接与FPGA相连的HDB3编译码模块、数字解调模块、DDS数字调制与频率合成模块、锁相环模块，LED与拨码开关模块，由以上多个模块引出的扩展接口模块，以及为各模块供电的电源控制模块等，其中语音输入模块和多路AD模块与单片机的AD输入管脚相连，语音输出模块和DA输出模块与单片机的DA管脚相连，单片机串口2与无线传输模块相连，单片机串口1与计算机相连，接收来自计算机的指令，并根据需要输出数字信号和数据，PAM调制模块分别与语音输入及输出模块相连，而其采样时钟由FPGA提供。
本实用新型的工作原理是新型开放式通信原理实验平台以“通信原理”等课程的配套教学实验为主，兼顾通用的软硬件实现手段，密切结合课程要求和实际应用研发而成，实现通信基础功能单元和典型通信系统的实验。实验平台包含一个独特的指令系统，根据计算机发送给平台的指令来执行相应的操作。这些指令操作包括波形发生器、PCM传输实验、语音实验、锁相环实验的FPGA移相器、锁相频率合成器、PAM采样时钟选择、温度传感器测温实验、DDS频率合成与数字调制等，这些指令分别与相应的部分实验相对应。另有一些实验不需要指令控制，可以完全由FPGA控制或本部分电路单独完成的，如M序列生成实验、数字锁相环即帧同步提取实验等，这些实验可以在相应的电路模块上直接进行或将自己编写、修改的FPGA程序下载到FPGA内验证执行。对于开放性实验，学生在不改变原先电路设计的基础上，根据实验或课题要求设计实验方案，编写相应的FPGA程序或单片机程序，并且将平台上的各个开关拨到相应的位置，从而对外围电路资源进行控制，实现各项功能和指标。
本实用新型与现有技术相比具有如下优点(1)以“PC+MCU+FPGA”为核心的模块化设计、外围丰富的硬件资源、大量的硬件开关，大大提高了平台的开放性，可以在不改变硬件电路的情况下进行功能扩展和学生的二次开发，留给学生充分的自主设计和探索的空间；同时又便于各模块的组合以进行系统实验。
(2)在开放性的实验平台之上，同一个实验项目可以有多种实现方法，使得学生能够综合运用所学知识自由选用器件，自主设计完成实验任务，而且在自己感兴趣的方面探索新的实验项目，充分开拓创造性思维，甚至结合科研课题，在此平台之上研究各种信号调制、解调、编码方案。
(3)该实用新型能够开设丰富的与实际工程紧密结合的开放性、研究性、软硬件相结合的综合实验，涵盖了《通信原理》课程的大部分知识点，并涉及《通信电路》、《电子线路(一)》、《数字电路》、《EDA设计》、《单片机基础》、《近代数字调制技术》、《扩频通信》等课程内容。提供大量实验项目所需基本硬件电路、参考设计功能模块、各种总线和上位机通信的串口，而且还设有无线收发的模块，使学生们可以进行两台甚至多台实验平台之间的数据传输。
(4)该实用新型在满足常规的通信原理和相关课程教学要求的同时，还可以使学生对于用HDL语言表达设计意图、以可编程逻辑器件作为硬件载体、EDA软件为开发环境的现代电子设计方法，以及单片机系统的设计技术，高性能单片机上嵌入式操作系统UCOSII的移植和开发，通过计算机指令对硬件实验过程的控制方法等等有更为深刻的理解和实践锻炼的机会。可以同时用于学生的课程设计、毕业设计和电子竞赛。
(5)通过强大的设计工具的支持，可以把仿真软件和该实验平台结合起来，为学生开设一些新的软硬件结合的综合性实验，如将在SystemView或Matlab/Simulink系统级仿真软件中设计的滤波器转化为FPGA硬件实现，又如硬件信号采集到计算机中之后通过软件解调，等等。这样可以使学生充分领略硬件和软件各自实现的优点。
图1为本实用新型的组成结构示意图；图2为图1中单片机MCU电路原理图；图3为图1中NVRAM电路原理图；图4为图1中串口通信模块电路原理图；图5为图1中MCU JTAG接口电路原理图；
图6为图1中FPGA配置接口电路原理图；图7为图1中语音输入模块电路原理图；图8为图1中语音输出模块电路原理图；图9为图1中PAM调制模块电路原理图；图10为图1中多路AD输入模块电路原理图；图11为图1中多路DA输出模块电路原理图；图12为图1中无线传输模块电路原理图；图13为图1中HDB3编译码模块电路原理图；图14为图1中数字解调模块电路原理图；图15为图1中DDS调制与频率合成模块电路原理图；图16为图1中锁相环模块电路原理图。
具体实施方式
如图1所示，基于“PC+MCU+FPGA”架构，PC 1通过串口和调试接口与实验板相连接，实验板主要由核心电路和外围电路两大部分组成。核心电路作为主控单元，主要包括MCU单片机2、FPGA 3和NVRAM非易失性RAM存储器4，其中MCU 2、FPGA 3与NVRAM 4之间两两相连进行通信；外围电路包括连接PC与MCU的串口通信模块5、MCU JTAG接口电路6，连接PC与FPGA的FPGA配置接口电路7，直接与MCU相连的语音输入模块8、语音输出模块9、多路AD输入模块11、多路DA输出模块12、无线传输模块13，分别与语音输入模块8和语音输出模块9相连的PAM调制模块10，直接与FPGA相连的HDB3编译码模块14、数字解调模块15、DDS数字调制与频率合成模块16、锁相环模块17，LED与拨码开关模块18，由以上多个模块引出的扩展接口模块19，以及为各模块供电的电源控制模块20等。
如图2所示，MCU单片机2选用Cygnal公司的C8051F020芯片，该单片机是完全集成混合信号系统级MCU芯片，具有高速、流水线结构的8051兼容的CIP-51内核(可达25MIPS)。具有64个数字I/O引脚。集成了JTAG接口、12位ADC、12位DAC、64K字节的可在系统编程的FLASH存储器、4352字节的片内RAM、硬件实现的SPI、12C接口和两个UART串行接口等功能模块，可以实现所设计产品的控制应用。
MCU 2的第1-4引脚与MCU JTAG接口电路6相连；第12引脚与第15、16、17引脚短接，用以设定语音输入模块8、语音输出模块9、多路AD输入模块11和多路DA输出模块12的参考电压；第18、36引脚是AD采样信号输入引脚，与语音输入模块8相连，模拟语音信号经过语音输入模块8进行预处理后输入MCU 2进行AD采样；第19-25引脚和第35引脚也是AD采样输入引脚，它们与多路AD输入模块11相连，模拟信号经过多路AD输入模块11进行预处理后输入MCU 2进行AD采样；第33、34引脚和第95-97引脚与无线传输模块13相连；第29-32、第39-54和第81-88引脚分别与FPGA 3的引脚相连，通过这些引脚实现MCU 2与FPGA3之间的通信。第55、56引脚与扩展接口模块19相连，实现12C总线接口；第57-60引脚与扩展接口模块19相连，实现SPI总线接口；第61、62引脚与串口通信模块5相连；第65-72引脚分别既与FPGA 3相连由与NVRAM 4相连，作为NVRAM 4的地址/数据总线；第73-80引脚与NVRAM4相连，作为NVRAM 4的高8位地址总线；第91-93引脚与NVRAM 4相连，作为NVRAM 4的读写控制信号，第99、100引脚与语音输出模块9和多路DA输出模块12相连。
本实用新型的FPGA选用Altera公司的FLEX10K50RC240芯片，可用资源为2880个逻辑单元(典型门数为5万门)，可用I/O为189个，内置RAM20480bit。
FPGA 3与MCU2相连实现相互之间的通信，FPGA 3与NVRAM 4的地址/数据总线相连实现地址锁存器的功能，直接与FPGA相连的外围电路有FPGA配置接口电路7、HDB3编译码模块14、数字解调模块15、DDS数字调制与频率合成模块16、锁相环模块17、LED与拨码开关模块18，以及扩展接口模块19。
如图3所示，NVRAM 4选择Maxim公司的DS1245Y NVRAM芯片，存储容量为128K×8bit，数据可以掉电保存10年，并且具有与普通RAM完全相同的数据、地址接口。标号为A0-A16的17个引脚为NVRAM的地址引脚，与MCU 2相连。AD0-AD7为8位地址/数据引脚，既与MCU 2相连，也与FPGA 3相连。/RAMCS、/RD和/WR为读写控制引脚，与MCU 2相连。
如图4所示为本实用新型的串口通信模块5，由于实验平台的信号电平使用TTL/CMOS电平，外部计算机内的发送器、接收器采用RS-232C电平。当计算机与平台进行串行通信时，必须加入电平转换器，把平台的TTL/CMOS电平转换为计算机接口的RS-232电平。由于单片机为3V器件，所以本实用新型的串行电平变换器选用Maxim公司的MAX3232型收发器。MAX3232与MCU的串口引脚相连。同时，MAX3232与串口接头相连，串口接头通过串口线与计算机串口相连。
如图5所示，MCU JATG接口6符合IEEE 1149.1标准。MCU JTAG接口与MCU的JTAG接口引脚相连的10针接口插座，通过Cygnal单片机仿真器与计算机相连。计算机通过其对单片机进行程序下载和在线调试。
如图6所示为FPGA配置接口电路7，FLEX 10K器件基于SRAM(静态随机存储器)工艺，断电后配置信息不能保存，因此需要在每次上电时对芯片进行重新配置，并且配置的信息是可以随时改变的。本实用新型采用ByteBlaster并行下载电缆，这样可以随时进行配置。另外，实验平台上还有EPROM芯片EPC1PC8是专门用来给FLEX 10K50配置数据的，当电路上电后EPC1PC8就会立即将事先烧好的数据串行传送到FPGA内，从而对FPGA自动进行配置。
如图7所示，语音输入模块8为用运放TL084和电阻、电容等组成的信号放大、极性变换、300Hz～3400Hz的二阶巴特沃斯带通滤波器电路，输入信号经过该模块变为0～2.4V的信号，最后通过一个单刀双掷开关选择将信号输出给单片机的18或36脚，其分别为单片机的ADC0.0或ADC1.0输入脚。
如图8所示，语音输出模块9为用运放TL084和电阻、电容等组成的信号放大、极性变换、300Hz～3400Hz的二阶巴特沃斯带通滤波器和功放电路。该模块的信号输入有两种选择，一个单片机99脚即DAC1的输出，另一个是PAM调制模块10的输出，这是通过一个单刀双掷开关来选择的。输入信号经过该模块从0～2.4V的阶梯信号或PAM信号变为双极性、平滑的语音信号，最后经功率放大后通过喇叭输出，功放芯片为LM386。
如图9所示，PAM调制模块10采用ENMOS管2SK656组成开关电路对信号采样，而开关电路的时钟则由FPGA或DDS控制，这是由一个开关来选择的。取样脉冲由栅极加入，漏极输入音频信号，在源极可以观测到脉冲幅度调制信号。后级接有解调滤波电路和取样保持电路，通过一个开关来选择与两者哪一个连通。输入信号来自语音输入模块8，经过PAM调制后，信号输出给语音输出模块9，语音输出模块9的作用是对PAM信号进行解调。
如图10所示，多路AD输入模块11为用运放TL084和电阻、电容等组成的信号放大、极性变换、截至频率为3400Hz的二阶巴特沃斯低通滤波器和功放电路。输入信号经过该模块后输出给单片机19或35引脚，即ADC0.1或ADC1.1输入脚。
如图11所示为多路DA输出模块12，单片机DAC输出信号作为该模块的输入信号，经过输入放大和低通滤波后输出。电路中，利用一个双刀双掷开关选择信号是否进行低通滤波。
如图12所示，无线传输模块13采用PTR2000通过7针接口连接到平台，可达到19.2Kbps的数据传输率，其中J18的1脚为无线传输模块供电脚，电压为3.3V；2脚为频道选择，与单片机97脚(P4.1)相连，低电平选择工作频道为433.92MHz，高电平选择工作频道为434.33MHz；无线传输模块的3脚与4脚分别于单片机串口2的RXD1和TXD1相连，分别对应无线传输模块的数据输出和输入；无线传输模块的7脚与单片机的95脚(P4.3)相连，高电平时模块为发射状态，低电平时模块为接收状态。
如图13所示为HDB3编译码模块14，FPGA产生的I路和Q路两路信号分别通过三态驱动送给变压器，这样I路和Q路两路两电平信号变成一路三电平信号，即为HDB3码型输出。HDB3信号在图13所示电路中再次经变压器又变换回两路两电平信号，即为I路和Q路信号。分开后的信号送给FPGA进一步处理。其中，变压器采用汉仁公司的网络变压器HR610601。
如图14所示。数字解调模块15采用集成锁相环芯片NE564实现FSK解调，解调输出与FPGA相连，便于用户对解调结果在FPGA内进行进一步处理。
如图15所示，DDS调制与频率合成模块16采用AD公司的AD9850，使用125MHz的晶振。在DDS的输出级设计采用截止频率为40MHz的五阶椭圆低通滤波器。AD9850有5个8bit的数据/控制寄存器，控制输出信号的频率和相位，通过FPGA对其寄存器内容和写入时序进行控制，实现频率合成和FSK、ASK、BPSK、DPSK、MSK调制。DDS的正弦波输出通过比较器转换为方波，方波又输入到FPGA，由FPGA进行再次处理。而DDS的正弦波和方波输出又可以通过开关选择作为数字解调、ADC、锁相环等单元的输入。
如图16所示，锁相环模块17由鉴相(异或门鉴相)、压控振荡器VCO和RC低通滤波器组成锁相环电路。其中异或门采用芯片74LS86，压控振荡器采用芯片74LS124。压控振荡器的中心频率控制电容可以通过拨码开关TDI P4选择，从而确定所需的从几KHz到几MHz的中心频率。
LED与拨码开关模块18由八位LED和八位拨码开关相连接，并与FPGA相连，作为扩展使用。
扩展接口模块19由以上多个模块引出的扩展接口模块19，它包括FPGA的I/O引脚扩展接口，MCU的I2C和SPI接口。
电源控制模块20供电采用12V直流电源输入，通过电源控制模块转换后输出+12V、-12V、+5V和+3.3V电压，最大负载功率为10W，为整个终端系统提供电源，采用XR12-12D12将12V电压转换为+12V和-12V输出；采用XR10-12S05将12V电压转换为5V输出；再通过LM1085转换输出3.3V电源。
权利要求1.开放式通信原理实验平台，其特征在于基于“PC+MCU+FPGA”架构，PC(1)通过串口和调试接口与实验板相连接，实验板主要由核心电路和外围电路两大部分组成，核心电路作为主控单元，主要包括MCU单片机(2)、FPGA(3)和非易失性RAM存储器NVRAM(4)，其中MCU单片机(2)、FPGA(3)与NVRAM(4)之间两两相连进行通信；外围电路包括连接PC(1)与MCU(2)的串口通信模块(5)、MCU JTAG接口电路(6)，连接PC(1)与FPGA(3)的FPGA配置接口电路(7)，直接与MCU(2)相连的语音输入模块(8)、语音输出模块(9)、多路AD输入模块(11)、多路DA输出模块(12)、无线传输模块(13)，分别与语音输入模块(8)和语音输出模块(9)相连的PAM调制模块(10)，直接与FPGA相连的HDB3编译码模块(14)、数字解调模块(15)、DDS数字调制与频率合成模块(16)、锁相环模块(17)，LED与拨码开关模块(18)，由以上多个模块引出的扩展接口模块(19)，以及为各模块供电的电源控制模块(20)。
2.根据权利要求1所述的开放式通信原理实验平台，其特征在于实验板上预留大量硬件开关和完备的调试接口，对于各部分模块均可独立调试。
3.根据权利要求1所述的开放式通信原理实验平台，其特征在于所述的MCU单片机(2)选用Cygnal公司的C8051F020芯片。
4.根据权利要求1所述的开放式通信原理实验平台，其特征在于所述的FPGA选用Altera公司的FLEX10K50RC240芯片。
5.根据权利要求1所述的开放式通信原理实验平台，其特征在于所述的NVRAM(4)选择Maxim公司的DS1245Y NVRAM芯片。
专利摘要开放式通信原理实验平台，基于“PC＋MCU＋FPGA”架构，PC机通过串口和调试接口与实验板相连接，它主要由核心电路和外围电路两大部分组成，核心电路主要包括MCU、FPGA、NVRAM存储器；外围电路包括串口通信模块、MCU JTAG接口电路，FPGA配置接口电路，语音输入模块、语音输出模块、多路AD输入模块、多路DA输出模块、无线传输模块，PAM调制模块，HDB3编译码模块、数字解调模块、DDS数字调制与频率合成模块、锁相环模块，LED与拨码开关模块等。本实用新型除能够完成通信原理课程的绝大部分实验外，还可用于其他多门课程实验以及课程设计、毕业设计和电子竞赛，可以根据不同的教学要求及学生兴趣和能力安排实验内容。
文档编号G09B25/00GK2849872SQ200520022910
公开日2006年12月20日 申请日期2005年4月11日 优先权日2005年4月11日
发明者寇艳红, 张其善, 苗强, 杨枫, 常青, 王力军 申请人:北京航空航天大学