专利名称：时脉产生器及位移缓存器的制作方法
技术领域：
本发明涉及一种时脉产生器(Clock-pulse Generator)及使用该时脉产生器的位移缓存器(Shift Register)，尤其是指一种应用于液晶显示器的时脉产生器及位移缓存器。
背景技术：
位移缓存器是薄膜晶体管液晶显示器(Thin Film TransistorLiquid Crystal Display，TFT-LCD)驱动集成电路(IntegratedCircuit，IC)的核心，其提供液晶显示器每一扫描线循序的脉冲信号，进而控制该扫描线上的薄膜晶体管(Thin Film Transistor，TFT)的开关。
一种现有技术的位移缓存器如图1所示，该位移缓存器2包括一时脉产生器20、一混合锁存触发器(Modified Hybrid LatchFlip-Flop，MHLFF)25及一缓冲器29。该时脉产生器20包括一输入端23及一输出端24，该混合锁存触发器25包括一脉冲输入端26、一数据输入端27及一信号输出端28。该时脉产生器20的输出端24和该混合锁存触发器25的脉冲输入端26相连接，该缓冲器29和该混合锁存触发器25的信号输出端28相连接。
该时脉产生器20根据该输入端23接收的时钟信号产生一系列正脉冲信号并提供给该混合锁存触发器25，该混合锁存触发器25根据该正脉冲信号及从该数据输入端27输入的数据信号产生多个控制信号，经该缓冲器29延迟放大后提供给后续的电路。
请参阅图2，其是该时脉产生器20的功能模块图。该时脉产生器20进一步包括一与非门201、一第一反相器205、一第二反相器206、一第三反相器207、一第四反相器208。该与非门201的第一输入端202直接连接该输入端23，该第二、第三、第四反相器206、207、208依次串接在该与非门201的第二输入端203和该输入端23之间。该第一反相器205串接在该与非门201的输出端204和该输出端24之间。
请参阅图3，其是该时脉产生器20的工作波形图。该输入端23输入的时钟信号电压波形如图3(A)所示，经该第二、第三、第四反相器206、207、208三次反相延迟后达到该与非门201第二输入端203的电压波形如图3(B)所示，其中，该电压波形的延迟效果是通过调节反相器中晶体管的宽长比(W/L)实现的。该与非门201对该第一、第二输入端202、203输入的电压进行处理，当该第一、第二输入端202、203输入的电压同为1时产生一负脉冲信号，信号连续即形成如图3(C)所示的负脉冲信号序列，最后经该第一反相器205反相延迟，形成如图3(D)所示的正脉冲信号序列并传递给该混合锁存触发器25进行进一步处理。
该正脉冲信号宽度和该与非门201二输入端输入的电压相互延迟量相关。该与非门201的第二输入端203的信号延迟可以通过该第二、第三、第四反相器206、207、208或设置更多个反相器来控制，该第一输入端202由于和该输入端23直接连接，无法控制其信号的延迟量。在此仅能控制一输入端的延迟量的条件下，该与非门201产生的脉冲信号的宽度将难以控制，若该脉冲信号的宽度过短，将出现无法触发该混合锁存触发器25的现象。故，该位移缓存器2的稳定性较差。
发明内容为了解决现有技术中时脉产生器难以控制输出的脉冲宽度的问题，本发明提供一种能较好控制输出的脉冲宽度的时脉产生器。
同时有必要提供一种稳定性较高的位移缓存器。
一种时脉产生器，其包括一输入端，一输出端，多个反相器，一产生脉冲信号的逻辑闸，其包括二输入端及一输出端，该逻辑闸的输出端和该时脉产生器的输出端间串接一反相器，该逻辑闸的一输入端和该时脉产生器的输入端间串接奇数个反相器，其另一输入端和该时脉产生器的输入端间串接偶数个反相器。
一种位移缓存器，其包括依次串接的一时脉产生器、一混合锁存触发器及一缓冲器，该时脉产生器是如上所述的时脉产生器。
相较于现有技术，该时脉产生器的逻辑闸的第一、第二输入端分别通过奇数、偶数反相器和该输入端相连接，改变与第一、第二输入端相连的反相器的数量，可同时控制该第一、第二输入端输入的时钟信号的延迟量，从而较好控制其输出的脉冲的宽度，以使采用该时脉产生器的位移缓存器的稳定性提高。
图1是一种现有技术位移缓存器的功能模块图。
图2是图1所示时脉产生器的电路图。
图3是图2所示时脉产生器的工作电压波形图。
图4是本发明时脉产生器第一实施方式的电路图。
图5是图4所示时脉产生器的工作电压波形图。
图6是采用图4所示时脉产生器的位移缓存器的功能模块图。
图7是本发明时脉产生器第二实施方式的电路图。
图8是图7所示时脉产生器的工作电压波形图。
图9是本发明时脉产生器第三实施方式的电路图。
图10是图9所示的时脉产生器的工作电压波形图。
具体实施方式
请参阅图4，其是本发明时脉产生器第一实施方式的电路图。该时脉产生器60包括一输入端63、一输出端64、一与非门601、一第一反相器605、一第二反相器606、一第三反相器607及一第四反相器608。该与非门601的第一输入端602和该输入端63间串接该第二反相器606，该与非门601的第二输入端603和该输入端63间依次串接该第三、第四反相器607、608。该与非门601的输出端604和该输出端64间串接该第一反相器605。
请参阅图5，其是该时脉产生器60的工作电压波形图。该输入端63输入的时钟信号电压波形如图5(A)所示，经该第二反相器606反相延迟后达到该与非门601第一输入端602的电压波形如图5(B)所示，经该第三、第四反相器607、608二次反相延迟后达到该与非门601第二输入端603的电压波形如图5(C)所示。其中，该电压波形的延迟效果是通过调节反相器中晶体管的宽长比(W/L)实现的，例如，当第二反相器606中晶体管的宽长比为10时，则经过该第二反相器606后的波形基本上没有延迟；当第三、第四反相器607、608中晶体管的宽长比为0.1时，则经过该第三、第四反相器607、608后的波形便有了比较明显的延迟。该与非门601对该第一、第二输入端602、603输入的时钟信号进行处理，在其同为1处形成一负脉冲信号，信号连续即形成如图5(D)所示的负脉冲信号序列，最后经该第一反相器605反相延迟，形成如图5(E)所示的正脉冲信号序列并传递给后续电路进行进一步处理。
该与非门601的第一、第二输入端602、603并不限于通过一个、二个反相器和该输入端63相连接，而是可根据需要产生的正脉冲的宽度选择其它合适数目的反相器，例如可以分别为三个，四个等，只需满足其中一端为奇数个，另一端为偶数个即可。通过控制该第一、第二输入端602、603对应的反相器数量的多少，可以同时控制从该第一、第二输入端602、603输入的时钟信号的延迟量，从而较好控制其产生的正脉冲信号的宽度。
请参阅图6，其是本发明位移缓存器的功能模块图。该位移缓存器6使用该时脉产生器60且进一步包括一混合锁存触发器65及一缓冲器69。该混合锁存触发器65包括一脉冲输入端66、一数据输入端67及一信号输出端68。该时脉产生器60的输出端64和该混合锁存触发器65的脉冲输入端66相连接，该缓冲器69和该混合锁存触发器65的信号输出端68相连接。
该时脉产生器60产生一系列正脉冲信号提供给该混合锁存触发器65，该混合锁存触发器65根据该正脉冲信号及从该数据输入端67输入的数据信号产生多个控制信号，经该缓冲器69延迟放大后提供给后续的电路。
该位移缓存器6由于采用该时脉产生器60且该时脉产生器60产生的正脉冲信号的宽度能较好得到控制，其稳定性较高。
请参阅图7，其是本发明时脉产生器第二实施方式的电路图。该时脉产生器70包括一输入端73、一输出端74、一或非门701、一第一反相器705、一第二反相器706、一第三反相器707及一第四反相器708。该或非门701的第一输入端702和该输入端73间串接该第二反相器706，该或非门701的第二输入端703和该输入端73间依次串接该第三、第四反相器707、708，该或非门701的输出端704和该输出端74间串接该第一反相器705。
请参阅图8，其是该时脉产生器70的工作电压波形图。其中，图8(A)是该输入端73输入的时钟信号电压波形图，图8(B)是该或非门701的第一输入端702的电压波形图，图8(C)是该或非门701的第二输入端703的电压波形图，图8(D)是该或非门701的输出端704输出的正脉冲信号序列的波形图，图8(E)是该时脉产生器70产生的负脉冲信号序列的波形图。该时脉产生器70和该时脉产生器60的区别在于其是在该第一、第二输入端702、703输入的电压同为0时产生一系列正脉冲信号。
该或非门701的第一、第二输入端702、703并不限于通过一个、二个反相器和该输入端73相连，而是可根据需要产生的正脉冲信号的宽度选择其它合适数目的反相器，例如可以分别为三个，四个等，只需满足其中一端为奇数个，另一端为偶数个即可。由于该或非门701的第一、第二输入端702、703均通过至少一反相器和该输入端73相连，其输出的正脉冲宽度亦能得到较好控制。
请参阅图9，其是本发明时脉产生器第三实施方式的电路图。该时脉产生器80包括一输入端83、一输出端84、一互斥或门801、一第一反相器805、一第二反相器806、一第三反相器807及一第四反相器808。该互斥或门801的第一输入端802和该输入端83间串接该第二反相器806，该互斥或门801的第二输入端803和该输入端83间依次串接该第三、第四反相器807、808。该互斥或门801的输出端804和该输出端84间串接该第一反相器805。
请参阅图10，其是该时脉产生器80的工作电压波形图。其中，图10(A)是该输入端83输入的时钟信号电压波形图，图10(B)是该互斥或门801的第一输入端802的电压波形图，图10(C)是该互斥或门801的第二输入端803的电压波形图，图10(D)是该互斥或门801的输出端804输出的负脉冲信号序列的波形图，图10(E)是该时脉产生器80产生的正脉冲信号序列的波形图。该时脉产生器80和该时脉产生器60的区别在于其是在该第一、第二输入端802、803输入的电压相异，即一为0，一为1时产生一正脉冲信号。
该互斥或门801的第一、第二输入端802、803亦可根据需要产生的正脉冲的宽度选择其它合适数目的反相器和该输入端83相连，例如可以分别为三个，四个等，只需满足其中一端为奇数个，另一端为偶数个即可。由于该互斥或门801的第一、第二输入端802、803均通过至少一反相器和该输入端83相连，其输出的正脉冲宽度亦能得到较好控制。
该位移缓存器6亦可采用该时脉产生器70、80，亦具有稳定性较高的特点。
权利要求
1.一种时脉产生器，其包括一输入端，一输出端，多个反相器，一产生脉冲信号的逻辑闸，其包括二输入端及一输出端，该逻辑闸的输出端和该时脉产生器的输出端间串接一反相器；其特征在于该逻辑闸的一输入端和该时脉产生器的输入端间串接奇数个反相器，其另一输入端和该时脉产生器的输入端间串接偶数个反相器。
2.如权利要求1所述的时脉产生器，其特征在于该逻辑闸为与非门。
3.如权利要求1所述的时脉产生器，其特征在于该逻辑闸为或非门。
4.如权利要求1所述的时脉产生器，其特征在于该逻辑闸为互斥或门。
5.如权利要求1至4中任意一项所述的时脉产生器，其特征在于该奇数为一。
6.如权利要求5所述的时脉产生器，其特征在于该偶数为二。
7.如权利要求1至4中任意一项所述的时脉产生器，其特征在于该奇数为三。
8.如权利要求7所述的时脉产生器，其特征在于该偶数为四。
9.一种位移缓存器，其包括依次串接的一时脉产生器、一混合锁存触发器及一缓冲器，其特征在于该时脉产生器是权利要求1所述的时脉产生器。
全文摘要
本发明涉及一种时脉产生器，其包括一输入端，一输出端，一逻辑闸及多个反相器。该逻辑闸包括二输入端及一输出端，该逻辑闸的一输入端和该时脉产生器的输入端间串接奇数个反相器，该逻辑闸的另一输入端和该时脉产生器的输入端间串接偶数个反相器，该逻辑闸的输出端和该时脉产生器的输出端间串接一个反相器。本发明同时还提供一种使用该时脉产生器的位移缓存器。
文档编号G09G3/20GK101056097SQ20061006028
公开日2007年10月17日 申请日期2006年4月12日 优先权日2006年4月12日
发明者江建学, 陈思孝, 谢朝桦 申请人:群康科技(深圳)有限公司, 群创光电股份有限公司