专利名称：移位寄存器及其驱动方法、栅极驱动装置与显示装置的制作方法
技术领域：
本发明涉及电路驱动技术领域，尤其涉及一种采用了 GOA(Gate Driver OnArray,阵列基板行驱动)技术的移位寄存器及其驱动方法、栅极驱动装置与显示装置。
背景技术：
在TFT-IXD中，实现一帧画面显示的基本原理是通过source (源)驱动将每一行像素所需的信号依次从上往下输出，通过gate (栅极)驱动依次从上到下对每一像素行输入一定宽度的方波进行选通。如图I所示，现有的应用于液晶显示器栅极驱动装置的移位寄存器包括预充电单元Tl、上拉单元T3、复位单元T2和下拉单元T4。P节点(与Tl的源极连接的节点)通过电容Cl与时钟信号CLKl连接，T3的漏极与时钟信号CLK2连接，P节点通过电容C2与T3的栅极连接，Voff是零或低电位均可(如GND或VSS电源)。当前级移位寄存器的输出信号Input (η-i)为高电平时，Tl对P节点(与Tl的源极连接的节点)进行预充电；T3配合CLK2的时序使本级移位寄存器的输出信号Row (η)为高电平；当后级移位寄存器的输出信号Reset (η+1)为高电平时，Τ2对Τ3的控制端进行复位，Τ4对本级移位寄存器的输出信号Row (η)进行复位。当后级移位寄存器的输出信号Reset (η+1)为低电平时，Τ3的控制端和输出端悬空，导致本级移位寄存器的输出信号Row(n)不稳定。并且现今的制造方法是将gate驱动IC和source驱动IC通过COG (Chip OnGlass，将芯片固定于玻璃上)工艺黏结在玻璃面板上。小尺寸TFT-IXD，当分辨率较高时，gate驱动和source驱动输出较多，驱动IC的长度将增大，这将不利于模组驱动IC的 bonding (绑定)工艺。
发明内容
本发明的主要目的在于提供一种移位寄存器及其驱动方法、栅极驱动装置与显示装置，改善了下拉薄膜晶体管阈值电压在直流偏压下漂移的问题，同时改善了移位寄存器电路中输出悬空的问题，提高了电路的可靠性。为了达到上述目的，本发明提供了一种移位寄存器，包括上拉单元、复位单元和输出信号端，其中，所述上拉单元，与所述输出信号端连接，用于上拉输出信号，使得该输出信号为高电平；所述复位单元，分别与所述上拉单元的控制端和所述输出信号端连接，用于在该输出信号为高电平后，对所述上拉单元的控制端的电位进行复位，使得该输出信号为低电平；所述移位寄存器还包括下拉单元；所述下拉单元，分别与所述上拉单元的控制端和所述输出信号端连接，用于在所述复位单元对所述上拉单元的控制端的电位进行复位后，下拉所述上拉单元的控制端的电位和该输出信号，使得该上拉单元关闭以控制该输出信号维持为低电平。实施时，本发明所述的移位寄存器还包括预充电单元，所述上拉单元包括第一薄膜晶体管和上拉电容，所述上拉电 容并联于所述第一薄膜晶体管的栅极和源极之间；所述第一薄膜晶体管，漏极连接第一时钟信号输入端，源极连接输出信号端，栅极通过所述预充电单元连接起始信号输入端；所述预充电单元，用于在所述上拉单元上拉输出信号之前，在第一时钟信号和起始信号的控制下对所述上拉电容进行预充电，以使得所述第一薄膜晶体管导通。实施时，所述预充电单元包括第二薄膜晶体管；所述第二薄膜晶体管，栅极和漏极与所述起始信号输入端连接，源极与所述第一薄膜晶体管的栅极连接；所述复位单元，包括第三薄膜晶体管和第四薄膜晶体管；所述第三薄膜晶体管，栅极与复位信号输入端连接，漏极与所述输出信号端连接，源极与低电平输出端连接；所述第四薄膜晶体管，栅极分别与所述复位信号输入端和所述第三薄膜晶体管的栅极连接，漏极与所述第一薄膜晶体管的栅极连接，源极分别与所述第三薄膜晶体管的源极和低电平输出端连接。实施时，所述下拉单元包括双下拉模块和双下拉控制模块，其中，所述双下拉模块，分别与所述双下拉控制模块、所述输出信号端和所述上拉单元的控制端连接，用于在所述双下拉控制模块的控制下对所述输出信号和所述上拉单元的控制端的电位进行交替下拉。实施时，所述双下拉模块包括第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管；所述双下拉控制模块分别与第一时钟信号输入端和第二信号输入端连接；所述双下拉控制模块包括第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管和第H^一薄膜晶体管；所述第五薄膜晶体管，栅极分别与所述第六薄膜晶体管的栅极、第九薄膜晶体管的漏极和所述第十一薄膜晶体管的源极连接，源极与低电平输出端连接，漏极分别与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的源极和所述第八薄膜晶体管的栅极连接；所述第六薄膜晶体管，源极与低电平输出端连接，漏极与所述输出信号端连接；所述第七薄膜晶体管，栅极与所述第二时钟信号输入端连接，源极与低电平输出端连接，漏极与所述输出信号端连接；所述第八薄膜晶体管，栅极与所述第一薄膜晶体管的栅极连接，源极与低电平输出端连接，漏极分别与第十薄膜晶体管的源极和第十一薄膜晶体管的栅极连接；所述第九薄膜晶体管，栅极与所述第一薄膜晶体管的栅极连接，源极与低电平输出端连接，漏极与所述第十一薄膜晶体管的源极连接；所述第十薄膜晶体管，栅极和漏极与所述第一时钟信号输入端连接，源极与第十一薄膜晶体管的栅极连接；所述第十一薄膜晶体管，漏极与所述第一时钟信号输入端连接。实施时，所述双下拉模块包括第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管；所述双下拉控制模块分别与第一时钟信号输入端和第二信号输入端连接；所述双下拉控制模块包括第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管和第H^一薄膜晶体管；所述第五薄膜晶体管，栅极分别与所述第六薄膜晶体管的栅极、第九薄膜晶体管的漏极和所述第十一薄膜晶体管的源极连接，源极与低电平输出端连接，漏极分别与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的源极和所述第八薄膜晶体管的栅极连接；所述第六薄膜晶体管，源极与低电平输出端连接，漏极与所述输出信号端连接；所述第七薄膜晶体管，栅极与所述第二时钟信号输入端连接，源极与低电平输出端连接，漏极与所述输出信号端连接；
所述第八薄膜晶体管，栅极与所述第一薄膜晶体管的栅极连接，源极与低电平输出端连接，漏极分别与第十薄膜晶体管的源极和第十一薄膜晶体管的栅极连接；所述第九薄膜晶体管，栅极与所述输出信号端连接，源极与低电平输出端连接，漏极与所述第十一薄膜晶体管的源极连接；所述第十薄膜晶体管，栅极和漏极与所述第一时钟信号输入端连接，源极与第十一薄膜晶体管的栅极连接；所述第十一薄膜晶体管，漏极与所述第一时钟信号输入端连接。实施时，所述双下拉模块包括第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管；所述双下拉控制模块包括第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管和第H^一薄膜晶体管；所述第五薄膜晶体管，栅极分别与所述第六薄膜晶体管的栅极、第九薄膜晶体管的漏极和所述第十一薄膜晶体管的源极连接，源极与低电平输出端连接，漏极分别与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的源极和所述第八薄膜晶体管的栅极连接；所述第六薄膜晶体管，源极与低电平输出端连接，漏极与所述输出信号端连接；所述第七薄膜晶体管，栅极与第二时钟信号输入端连接，源极与低电平输出端连接，漏极与所述输出信号端连接；所述第八薄膜晶体管，栅极与所述第一薄膜晶体管的栅极连接，源极与低电平输出端连接，漏极分别与第十薄膜晶体管的源极和第十一薄膜晶体管的栅极连接；所述第九薄膜晶体管，栅极与所述输出信号端连接，源极与低电平输出端连接，漏极与所述第十一薄膜晶体管的源极连接；所述第十薄膜晶体管，栅极和漏极与第一时钟信号输入端连接，源极与第十一薄膜晶体管的栅极连接；所述第十一薄膜晶体管，漏极与第一时钟信号输入端连接。实施时，所述双下拉模块包括第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管；所述双下拉控制模块包括第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管和第H^一薄膜晶体管；所述第五薄膜晶体管，栅极分别与所述第六薄膜晶体管的栅极、第九薄膜晶体管的漏极和所述第十一薄膜晶体管的源极连接，源极与低电平输出端连接，漏极分别与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的源极和所述第八薄膜晶体管的栅极连接；所述第六薄膜晶体管，源极与低电平输出端连接，漏极与所述输出信号端连接；所述第七薄膜晶体管，栅极与第二时钟信号输入端连接，源极与低电平输出端连接，漏极与所述输出信号端连接；所述第八薄膜晶体管，栅极与所述输出信号端连接，源极与低电平输出端连接，漏极分别与第十薄膜晶体管的源极和第十一薄膜晶体管的栅极连接；所述第九薄膜晶体管，栅极与所述输出信号端连接，源极与低电平输出端连接，漏极与所述第十一薄膜晶体管的源极连接；所述第十薄膜晶体管，栅极和漏极与第一时钟信号输入端连接，源极与第十一薄 膜晶体管的栅极连接；所述第十一薄膜晶体管，漏极与第一时钟信号输入端连接。本发明还提供了一种驱动移位寄存器的方法，应用于上述的移位寄存器，所述驱动移位寄存器的方法包括以下步骤上拉步骤上拉单元上拉每一级移位寄存器的输出信号，使得该级移位寄存器的输出信号为高电平；复位步骤在该输出信号为高电平后，对所述上拉单元的控制端的电位进行复位，使得该输出信号为低电平；下拉步骤下拉单元下拉所述上拉单元的控制端的电位和该输出信号，使得该上拉单元关闭并该输出信号维持为低电平。实施时，当所述上拉单元为上拉薄膜晶体管，并所述上拉薄膜晶体管的栅极和源极间并联有上拉电容时，所述驱动移位寄存器的方法在所述上拉步骤之前还包括预充电步骤在第一时钟信号为低电平而起始信号为高电平时，对所述上拉电容进行预充电，以使得所述上拉薄膜晶体管导通。本发明还提供了一种栅极驱动装置，包括通过阵列成膜工艺制作在液晶显示器阵列基板上的多级上述的移位寄存器；除第一级移位寄存器之外，其余每个移位寄存器的输出信号端均和与该移位寄存器相邻的上一级移位寄存器的复位信号输入端连接；除最后一级移位寄存器之外，其余每个移位寄存器的输出信号端均和与该移位寄存器相邻的下一级移位寄存器的起始信号输入端连接。本发明还提供了一种显示装置，包括上述的液晶显示器栅极驱动装置。与现有技术相比，本发明所述的移位寄存器、液晶显示器栅极驱动装置和方法与显示装置，通过双下拉设计，在解决时钟调变带来的杂散效应的同时，改善了下拉薄膜晶体管阈值电压在直流偏压下漂移的问题，同时改善了移位寄存器电路中输出悬空的问题，提高了电路的可靠性；同时，减少了电源的使用，降低功耗。
图I是现有的应用于液晶显示器栅极驱动装置的移位寄存器的电路图；图2是本发明第一实施例所述的移位寄存器的电路图3是本发明第二实施例所述的移位寄存器的电路图；图4是该实施例所述的移位寄存器的第一时钟信号CLK、第二时钟信号CLKB、起始信号STV、PU节点电位、PD节点电位、栅极驱动信号OUT和复位信号RESET的时序图；图5是本发明所述的液晶显示器栅极驱动装置的电路图；图6是本发明所述的液晶显示器栅极驱动装置的输出信号的时序图；图7是本发明第三实施例所述的移位寄存器的电路图；图8是本发明第四实施例所述的移位寄存器的电路图；图9是本发明第五实施例所述的移位寄存器的电路图；
图10是本发明第六实施例所述的移位寄存器的电路图。
具体实施例方式如图2所示，本发明第一实施例所述的移位寄存器，包括上拉单元21、复位单元22、下拉单元23和输出信号端OUTPUT，其中，所述上拉单元21，与所述输出信号端OUTPUT连接，用于上拉输出信号，使得该输出信号为高电平；所述复位单元22，分别与所述上拉单元21的控制端和所述输出信号端OUTPUT连接，用于在该输出信号为高电平后，对所述上拉单元21的控制端的电位进行复位，使得该输出信号为低电平；所述下拉单元23，分别与所述上拉单元21的控制端和所述输出信号端OUTPUT连接，用于在所述复位单元22对所述上拉单元21的控制端的电位进行复位后，下拉所述上拉单元21的控制端的电位和该输出信号，使得该上拉单元21关闭以控制该输出信号维持为低电平。如图3所示，本发明第二实施例所述的移位寄存器的电路图。本发明第二实施例所述的移位寄存器是基于本发明第一实施例所述的移位寄存器。本发明第二实施例所述的移位寄存器还包括预充电单元31，所述上拉单元21包括第一薄膜晶体管Tl和上拉电容Cl，所述上拉电容Cl并联于所述第一薄膜晶体管Tl的栅极和源极之间；所述第一薄膜晶体管Tl，漏极连接第一时钟信号输入端CLKIN，源极连接输出信号端OUTPUT，栅极通过所述预充电单元31连接起始信号输入端STVIN ；所述预充电单元31，用于在所述上拉单元21上拉输出信号之前，在第一时钟信号CLK和起始信号STV的控制下对所述上拉电容Cl进行预充电，以使得所述第一薄膜晶体管Tl导通。如图4所示，本发明的第三实施例所述的移位寄存器包括预充电单元、上拉单元、复位单兀、下拉单兀、第一时钟信号输入端CLKIN、第二时钟信号输入端CLKBIN、起始信号输入端STVIN、复位信号输入端RESETIN、输出信号端OUTPUT，该第三实施例所述的移位寄存器工作于差分输入的CLK和CLKB双时钟下，其中，所述移位寄存器的输出信号为液晶显示器的栅极驱动信号OUT ；第一时钟信号CLK由所述第一时钟信号输入端CLKIN输入；第二时钟信号CLKB由所述第二时钟信号输入端CLKBIN输入；起始信号STV由起始信号输入端STVIN输入；
复位信号RESET由复位信号输入端RESETIN输入；所述上拉单元包括第一薄膜晶体管Tl和上拉电容Cl ；所述第一薄膜晶体管Tl的栅极和源极间并联有上拉电容Cl ；所述第一薄膜晶体管Tl，漏极连接第一时钟信号输入端CLKIN，源极连接输出信号端OUTPUT，栅极通过所述预充电单元连接起始信号输入端STVIN ；所述预充电单元，包括第二薄膜晶体管T2，用于在第一时钟信号为低电平、第二时钟信号为高电平而起始信号为高电平的半个时钟周期内，对所述上拉电容Cl进行预充电，使得所述第一薄膜晶体管Tl的栅源电压上升至一预定电压，该预定电压大于所述第一薄膜晶体管Tl的阈值电压，以使得所述第一薄膜晶体管Tl开启；所述第一薄膜晶体管Tl，用于在该第一时钟信号为低电平而起始信号为高电平后的半个时钟周期后的半个时钟周期内，上拉输出信号和PU节点(即与所述上拉薄膜晶体管Tl的栅极连接的节点)的电位，使得该输出信号为高电平；所述第二薄膜晶体管T2，栅极和漏极与起始信号输入端STVIN连接，源极与所述第一薄膜晶体管Tl的栅极连接；所述复位单元，包括第三薄膜晶体管T3和第四薄膜晶体管T4，用于在该输出信号为高电平后的复位信号为高电平的半个时钟周期内，复位所述输出信号，使得该输出信号为低电平；所述第三薄膜晶体管T3，栅极与复位信号输入端RESETIN连接，漏极与输出信号端OUTPUT连接，源极与电源VSS连接；所述第四薄膜晶体管T4，栅极分别与复位信号输入端RESETIN和所述第三薄膜晶体管T3的栅极连接，漏极与所述第一薄膜晶体管Tl的栅极连接，源极分别与所述第三薄膜晶体管T3的源极和电源VSS连接；
所述下拉单元，用于在该半个时钟周期后，拉低输出信号，使得该输出信号为低电平；所述下拉单元包括双下拉模块41和双下拉控制模块42，其中，所述双下拉模块41，分别与所述双下拉控制模块42、所述输出信号端OUTPUT和所述上拉单元的控制端(在图4中即PU点)连接，用于在所述双下拉控制模块42的控制下对所述输出信号和所述上拉单元的控制端的电位进行交替下拉；所述双下拉模块41包括第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7 ；所述双下拉控制模块42包括第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管TlO和第i^一薄膜晶体管Tll ；所述第五薄膜晶体管T5，栅极分别与所述第六薄膜晶体管T6的栅极、第九薄膜晶体管T9的漏极和所述第十一薄膜晶体管Tll的源极连接，源极与电源VSS连接，漏极分别与所述第一薄膜晶体管Tl的栅极、所述第二薄膜晶体管T2的源极和所述第八薄膜晶体管T8的栅极连接；所述第六薄膜晶体管T6，源极与电源VSS连接，漏极与输出信号端OUTPUT连接；所述第七薄膜晶体管T7，栅极与第二时钟信号输入端CLKBIN连接，源极与电源VSS连接，漏极与输出信号端OUTPUT连接；
所述第八薄膜晶体管T8，栅极与所述第一薄膜晶体管Tl的栅极连接，源极与电源VSS连接，漏极分别与第十薄膜晶体管TlO的源极和第十一薄膜晶体管Tll的栅极连接；所述第九薄膜晶体管T9，栅极与所述第一薄膜晶体管Tl的栅极连接，源极与电源VSS连接，漏极与所述第十一薄膜晶体管Tll的源极连接；所述第十薄膜晶体管T10，栅极和漏极与第一时钟信号输入端CLKIN连接，源极与第十一薄膜晶体管Tii的栅极连接；所述第十一薄膜晶体管T11，漏极与第一时钟信号输入端CLKIN连接；T6、T7交替下拉输出信号，防止了所述移位寄存器的输出悬空；T8、T9、T10、Tll构成的反相器，可以使得H)节点(与T6的栅极连接的节点)和 I3U节点(与Tl的栅极连接的节点)的电压快速转换。同时T8、T9、T10、Tll构成的反相器，上拉电压损耗比单级反相器小，低温情况下，载流子迁移率变小，要达到相同的驱动效果，所需驱动电压变大，故T8、T9、T10、Tl I构成的反相器在低温下的效果好，模拟结果也表明T8、T9、T10、T11构成的反相器在低温下的效果好。在该实施例所述的移位寄存器中；第二薄膜晶体管Τ2，用于在起始信号STV为高电平的半个时钟周期内，对所述上拉电容Cl进行预充电；第一薄膜晶体管Tl，用于在所述上拉电容Cl被预充电后，CLK为高电平的半个时钟周期内，输出用于栅极驱动的高电平信号；第四薄膜晶体管Τ4，用于在本级移位寄存器输出栅极驱动方波后，对PU点电位进行复位；第三薄膜晶体管Τ3，用于在第一薄膜晶体管Tl输出用于栅极驱动的高电平信号后，CLK变为低电平，CLKB变为高电平的半个时钟周期内，在下一级移位寄存器输出控制下，对本级移位寄存器的输出信号进行下拉、复位；所述双下拉控制模块42，用于在双时钟CLK和CLKB以及I3U节点电位的控制下，控制所述双下拉模块41工作；所述双下拉模块41，用于在所述双下拉控制模块42的输出信号的控制下，对本级移位寄存器的的输出信号和PU节点电位进行交替下拉。在本发明的实施例中，电源VSS是低电平输出端。下面根据图4所示的该第三实施例所述的移位寄存器的电路图和图5所示的该移位寄存器的各信号的时序图，分析该实施例所述的移位寄存器的工作原理(I)预充电阶段CLK为低电平，CLKB为高电平，STV为高电平，RESET为低电平；T2、T4、T10、T11关闭，Τ3、Τ9开启；栅极驱动信号OUT置位到低电平；STV对上拉电容Cl进行预充电，使得I3U节点电压上升，但不能使T5、T6开启；H)点电位为低电平，T7、T8均关闭，使Tl的栅极即节点保持预充电状态，栅极驱动信号OUT保持低电平；(2)上拉阶段在预充电阶段后，CLK为高电平，CLKB为低电平，STV为低电平，RESET为低电平；T3、T2、T4、T9关闭，PU节点电位升高，Tl开启，栅极驱动信号OUT被上拉为高电平信号;Τ10、Τ11、Τ5、Τ6开启，设计Τ10、Τ11、Τ5、Τ6的宽长比使PD节点电位为低电平，Τ7、Τ8关闭JU节点电位保持高电平，栅极驱动信号OUT保持为高电平，对起始信号STV进行了移位；
(3)复位阶段STV为低电平，CLK为低电平，CLKB为高电平，RESET为高电平；T1、Τ3、Τ10、Til、Τ5、Τ6关闭，Τ2、Τ4、T9开启，PD节点电位为低电平，PU节点置位到低电平，栅极驱动信号OUT置位到低电平；(4)第一下拉阶段CLK为高电平，CLKB为低电平，STV为低电平，RESET为低电平；T1、T3、T2、T4、T9、T5、T6关闭，Τ10, Tll开启，PD节点电位为高电平，Τ7、Τ8开启，I3U节点电位和栅极驱动信号OUT下拉至低电平；(5)第二下拉阶段CLK为低电平，CLKB为高电平，STV为低电平，RESET为低电平；Tl、T2、T3、T4关闭，PU节点电位、PD节点电位为低电平，T5、T6、T7、T8关闭，T9开启，栅极驱动信号OUT下拉至低电平。如此实现了从起始信号STV到栅极驱动信号OUT的移位，即在双时钟控制下实现自上而下的栅极驱动扫描输出，减小下拉薄膜晶体管的工作周期，从而改善Vth漂移问题。 另外，本发明减少移位寄存器中输出信号和PU节点的悬空，减小stray (杂散)效应。本发明所述的液晶显示器栅极驱动装置的一实施例的电路图如图6所示，STV为起始信号，每级移位寄存器以上级的输出信号作为起始信号STV,以下级的输出信号作为复位信号RESET，在双时钟下工作，实现自上而下的栅驱动扫描输出。图7为该实施例所述的液晶显示器栅极驱动装置的移位输出波形图。在图6中，SR1为第一级移位寄存器，SR2为第二级移位寄存器，SR3为第三级移位寄存器，SRn为第η级移位寄存器，η为大于3的正整数^L1为第一栅极，GL2为第二栅极，GL3为第三栅极，GLn为第η栅极。在图7中，OUTl是第一级移位寄存器的输出信号，0UT2为第二级移位寄存器的输出信号，0UT3为第三级移位寄存器的输出信号。如图8所示，本发明第四实施例所述的移位寄存器的电路图。本发明第四实施例所述的移位寄存器与以上第三实施例所述的移位寄存器的区别在于，Τ6的栅极与输出信号端OUTPUT连接而不是与薄膜晶体管Tl的栅极连接。如图9所示，本发明第五实施例所述的移位寄存器的电路图。本发明第五实施例所述的移位寄存器与以上第三实施例所述的移位寄存器的区别在于，T5的栅极与输出信号端OUTPUT连接而不是与上拉薄膜晶体管Tl的栅极连接。如图10所示，本发明第六实施例所述的移位寄存器的电路图。本发明第六实施例所述的移位寄存器与以上第三实施例所述的移位寄存器的区别在于，T5的栅极与输出信号端OUTPUT连接而不是与上拉薄膜晶体管Tl的栅极连接，T6的栅极与输出信号端OUTPUT连接而不是与薄膜晶体管Tl的栅极连接。本发明避免了使用大电容及避免电容直接连接时钟信号，只使用电源VSS，有利于减小电路的功耗和空间。本发明通过双下拉设计,在解决时钟调变带来的stray效应的同时，改善了下拉薄膜晶体管阈值电压在直流偏压下漂移的问题，提高了电路的可靠性；同时，减少了电源的使用，降低功耗。以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离所附权利要求所限定的精神和范围的情况下，可做出许多修改、变化或等效，但都将落入本发明的保护范围内。
权利要求
1.一种移位寄存器，包括上拉单元、复位单元和输出信号端，其中， 所述上拉单元，与所述输出信号端连接，用于上拉输出信号，使得该输出信号为高电平； 所述复位单元，分别与所述上拉单元的控制端和所述输出信号端连接，用于在该输出信号为高电平后，对所述上拉单元的控制端的电位进行复位，使得该输出信号为低电平；其特征在于，所述移位寄存器还包括下拉单元； 所述下拉单元，分别与所述上拉单元的控制端和所述输出信号端连接，用于在所述复位单元对所述上拉单元的控制端的电位进行复位后，下拉所述上拉单元的控制端的电位和该输出信号，使得该上拉单元关闭以控制该输出信号维持为低电平。
2.如权利要求I所述的移位寄存器，其特征在于，还包括预充电单元，所述上拉单元包括第一薄膜晶体管和上拉电容，所述上拉电容并联于所述第一薄膜晶体管的栅极和源极之间； 所述第一薄膜晶体管，漏极连接第一时钟信号输入端，源极连接输出信号端，栅极通过所述预充电单元连接起始信号输入端； 所述预充电单元，用于在所述上拉单元上拉输出信号之前，在第一时钟信号和起始信号的控制下对所述上拉电容进行预充电，以使得所述第一薄膜晶体管导通。
3.如权利要求2所述的移位寄存器，其特征在于， 所述预充电单元包括第二薄膜晶体管； 所述第二薄膜晶体管，栅极和漏极与所述起始信号输入端连接，源极与所述第一薄膜晶体管的栅极连接； 所述复位单元，包括第三薄膜晶体管和第四薄膜晶体管； 所述第三薄膜晶体管，栅极与复位信号输入端连接，漏极与所述输出信号端连接，源极与低电平输出端连接； 所述第四薄膜晶体管，栅极分别与所述复位信号输入端和所述第三薄膜晶体管的栅极连接，漏极与所述第一薄膜晶体管的栅极连接，源极分别与所述第三薄膜晶体管的源极和低电平输出端连接。
4.如权利要求3所述的移位寄存器，其特征在于，所述下拉单元包括双下拉模块和双下拉控制模块，其中， 所述双下拉模块，分别与所述双下拉控制模块、所述输出信号端和所述上拉单元的控制端连接，用于在所述双下拉控制模块的控制下对所述输出信号和所述上拉单元的控制端的电位进行交替下拉。
5.如权利要求4所述的移位寄存器，其特征在于， 所述双下拉模块包括第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管； 所述双下拉控制模块分别与第一时钟信号输入端和第二信号输入端连接； 所述双下拉控制模块包括第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管和第十一薄膜晶体管； 所述第五薄膜晶体管，栅极分别与所述第六薄膜晶体管的栅极、第九薄膜晶体管的漏极和所述第十一薄膜晶体管的源极连接，源极与低电平输出端连接，漏极分别与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的源极和所述第八薄膜晶体管的栅极连接；所述第六薄膜晶体管，源极与低电平输出端连接，漏极与所述输出信号端连接； 所述第七薄膜晶体管，栅极与所述第二时钟信号输入端连接，源极与低电平输出端连接，漏极与所述输出信号端连接； 所述第八薄膜晶体管，栅极与所述第一薄膜晶体管的栅极连接，源极与低电平输出端连接，漏极分别与第十薄膜晶体管的源极和第十一薄膜晶体管的栅极连接； 所述第九薄膜晶体管，栅极与所述第一薄膜晶体管的栅极连接，源极与低电平输出端连接，漏极与所述第十一薄膜晶体管的源极连接； 所述第十薄膜晶体管，栅极和漏极与所述第一时钟信号输入端连接，源极与第十一薄膜晶体管的栅极连接； 所述第十一薄膜晶体管，漏极与所述第一时钟信号输入端连接。
6.如权利要求4所述的移位寄存器，其特征在于， 所述双下拉模块包括第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管； 所述双下拉控制模块分别与第一时钟信号输入端和第二信号输入端连接； 所述双下拉控制模块包括第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管和第十一薄膜晶体管； 所述第五薄膜晶体管，栅极分别与所述第六薄膜晶体管的栅极、第九薄膜晶体管的漏极和所述第十一薄膜晶体管的源极连接，源极与低电平输出端连接，漏极分别与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的源极和所述第八薄膜晶体管的栅极连接；所述第六薄膜晶体管，源极与低电平输出端连接，漏极与所述输出信号端连接； 所述第七薄膜晶体管，栅极与所述第二时钟信号输入端连接，源极与低电平输出端连接，漏极与所述输出信号端连接； 所述第八薄膜晶体管，栅极与所述第一薄膜晶体管的栅极连接，源极与低电平输出端连接，漏极分别与第十薄膜晶体管的源极和第十一薄膜晶体管的栅极连接； 所述第九薄膜晶体管，栅极与所述输出信号端连接，源极与低电平输出端连接，漏极与所述第十一薄膜晶体管的源极连接； 所述第十薄膜晶体管，栅极和漏极与所述第一时钟信号输入端连接，源极与第十一薄膜晶体管的栅极连接； 所述第十一薄膜晶体管，漏极与所述第一时钟信号输入端连接。
7.如权利要求4所述的移位寄存器，其特征在于， 所述双下拉模块包括第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管； 所述双下拉控制模块包括第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管和第十一薄膜晶体管； 所述第五薄膜晶体管，栅极分别与所述第六薄膜晶体管的栅极、第九薄膜晶体管的漏极和所述第十一薄膜晶体管的源极连接，源极与低电平输出端连接，漏极分别与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的源极和所述第八薄膜晶体管的栅极连接；所述第六薄膜晶体管，源极与低电平输出端连接，漏极与所述输出信号端连接； 所述第七薄膜晶体管，栅极与第二时钟信号输入端连接，源极与低电平输出端连接，漏极与所述输出信号端连接； 所述第八薄膜晶体管，栅极与所述第一薄膜晶体管的栅极连接，源极与低电平输出端连接，漏极分别与第十薄膜晶体管的源极和第十一薄膜晶体管的栅极连接； 所述第九薄膜晶体管，栅极与所述输出信号端连接，源极与低电平输出端连接，漏极与所述第十一薄膜晶体管的源极连接； 所述第十薄膜晶体管，栅极和漏极与第一时钟信号输入端连接，源极与第十一薄膜晶体管的栅极连接； 所述第十一薄膜晶体管，漏极与第一时钟信号输入端连接。
8.如权利要求4所述的移位寄存器，其特征在于， 所述双下拉模块包括第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管； 所述双下拉控制模块包括第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管和第十一薄膜晶体管； 所述第五薄膜晶体管，栅极分别与所述第六薄膜晶体管的栅极、第九薄膜晶体管的漏极和所述第十一薄膜晶体管的源极连接，源极与低电平输出端连接，漏极分别与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的源极和所述第八薄膜晶体管的栅极连接；所述第六薄膜晶体管，源极与低电平输出端连接，漏极与所述输出信号端连接； 所述第七薄膜晶体管，栅极与第二时钟信号输入端连接，源极与低电平输出端连接，漏极与所述输出信号端连接； 所述第八薄膜晶体管，栅极与所述输出信号端连接，源极与低电平输出端连接，漏极分别与第十薄膜晶体管的源极和第十一薄膜晶体管的栅极连接； 所述第九薄膜晶体管，栅极与所述输出信号端连接，源极与低电平输出端连接，漏极与所述第十一薄膜晶体管的源极连接； 所述第十薄膜晶体管，栅极和漏极与第一时钟信号输入端连接，源极与第十一薄膜晶体管的栅极连接； 所述第十一薄膜晶体管，漏极与第一时钟信号输入端连接。
9.一种驱动移位寄存器的方法，应用于如权利要求I所述的移位寄存器，其特征在于，所述驱动移位寄存器的方法包括以下步骤 上拉单元上拉每一级移位寄存器的输出信号，使得该级移位寄存器的输出信号为高电平； 在该输出信号为高电平后，对所述上拉单元的控制端的电位进行复位，使得该输出信号为低电平； 下拉单元下拉所述上拉单元的控制端的电位和该输出信号，使得该上拉单元关闭并该输出信号维持为低电平。
10.如权利要求9所述的驱动移位寄存器的方法，其特征在于，当所述上拉单元包括第一薄膜晶体管和上拉电容，所述上拉薄膜晶体管的栅极和源极间并联有上拉电容时，所述驱动移位寄存器的方法在所述上拉步骤之前还包括预充电步骤在第一时钟信号为低电平而起始信号为高电平时，对所述上拉电容进行预充电，以使得所述第一薄膜晶体管导通。
11.一种栅极驱动装置，其特征在于，包括多级如权利要求I至8中任一权利要求所述的移位寄存器； 除第一级移位寄存器之外，其余每个移位寄存器的输出信号端均和与该移位寄存器相邻的上一级移位寄存器的复位信号输入端连接；除最后一级移位寄存器之外，其余每个移位寄存器的输出信号端均和与该移位寄存器相邻的下一级移位寄存器的起始信号输入端连接。
12.—种显示装置，其特征在于，包括如权利要求11所述的液晶显示器栅极驱动装置。
全文摘要
本发明提供了一种移位寄存器及其驱动方法、栅极驱动装置与显示装置。所述移位寄存器包括上拉单元、复位单元、下拉单元和输出信号端；上拉单元与所述输出信号端连接，用于上拉输出信号；复位单元分别与上拉单元的控制端和输出信号端连接，用于在该输出信号为高电平后，对上拉单元的控制端的电位进行复位；下拉单元分别与上拉单元的控制端和所述输出信号端连接，用于在复位单元对所述上拉单元的控制端的电位进行复位后，下拉上拉单元的控制端的电位和该输出信号，使得该上拉单元关闭以控制该输出信号维持为低电平。本发明改善了下拉薄膜晶体管阈值电压在直流偏压下漂移的问题，同时改善了移位寄存器电路中输出悬空的问题，提高了电路的可靠性。
文档编号G09G3/36GK102708778SQ201110385760
公开日2012年10月3日 申请日期2011年11月28日 优先权日2011年11月28日
发明者吴博, 祁小敬, 谭文, 高永益 申请人:京东方科技集团股份有限公司, 成都京东方光电科技有限公司