专利名称：一种移位寄存器单元及阵列基板栅极驱动装置的制作方法
技术领域：
本发明涉及液晶技术领域，尤其涉及一种移位寄存器单元及阵列基板栅极驱动装置。
背景技术：
薄膜晶体管液晶显示器TFT-IXD驱动器主要包括栅极驱动器和数据驱动器，其 中，栅极驱动器将输入的时钟信号通过移位寄存器转换后加在液晶显示面板的栅线上。栅极驱动电路与TFT的形成具有相同工艺并与TFT —起同时形成在LCD面板上。栅极驱动电路包括具有多级的移位寄存器。每级均连接到相应的栅极线以输出栅极驱动信号。栅极驱动电路的各级彼此相连，起始信号输入至各级中的第一级并顺序的将栅极驱动信号输出至栅极线，其中前级的输入端连接到上一级的输出端，并且下一级的输出端连接到前级的控制端。在LCD面板的右侧设置上述结构的栅极驱动电路，其每一级包括如图I所示的结构。然而，由于栅极驱动电路中晶体管自身阈值电压的漂移及相邻晶体管的干扰可能造成移位寄存器信号输出错误及自身寿命下降。
发明内容
本发明实施例提供了一种移位寄存器单元及阵列基板栅极驱动装置，用以抑制由元件自身阈值电压的漂移和相邻元件的干扰造成的输出错误，提高移位寄存器的稳定性。本发明实施例提供的一种移位寄存器单兀，输入模块、输出模块、下拉控制模块、下拉模块和复位模块，其中，所述输入模块，连接输入信号端，用于响应于输入信号，将输入信号提供给输出端子;所述输出模块连接到位于输入模块的第一节点，用于响应于第一节点的电压，将第一时钟信号提供给输出端子；所述下拉控制模块，用于响应于第二时钟信号，将第二时钟信号通过位于该下拉控制模块的第二节点输出给位于该下拉控制模块的第三节点，以及响应于第一节点的电压，将电源负极电压通过该第三节点输出；所述下拉模块，用于响应于第一时钟信号和第一节点的电压，将电源负极电压提供给复位信号端；所述复位模块，用于响应于复位信号和第三节点的电压将电源负极电压提供给第一节点，以及响应于第二时钟信号将电源负极电压提供给输出端子。本发明实施例提供的一种阵列基板栅极驱动装置，包括级联的各级移位寄存器单元，其中，第一级移位寄存器单元的输入信号端连接起始信号端，第一级移位寄存器单元的复位信号端连接第二级移位寄存器单元的输出端子；最后一级移位寄存器单元的输入信号端连接前一级移位寄存器单元的输出端子，最后一级移位寄存器单元的复位信号端连接起始信号端；除第一级和最后一级移位寄存器单元外，其余各级移位寄存器单元的输入信号端连接上一级移位寄存器单元的输出端子，复位信号端连接下一级移位寄存器单元的输出端子；所有上述级联的移位寄存器单元均为本发明提供的移位寄存器单元。本发明实施例提供了一种移位寄存器单元及阵列基板栅极驱动装置，该移位寄存器在原有信号传递功能的基础上增加了降噪设计，抑制了由元件自身的阈值电压的漂移和相邻元件的干扰造成的输出错误，进一步提升了移位寄存器的输出特性及晶体管的使用寿命。
图I为现有技术中移位寄存器单元基本单元的结构示意图； 图2为本发明实施例提供的一种移位寄存器单元的结构示意图；图3为本发明实施例提供的一种阵列基板栅极驱动装置的结构示意图；图4为本发明实施例提供的一种移位寄存器单元的各信号端的时序信号图。
具体实施例方式本发明实施例提供了一种移位寄存器单元及阵列基板栅极驱动装置，用以抑制由元件自身阈值电压的漂移和相邻元件的干扰造成的输出错误，提高移位寄存器的稳定性。下面结合附图，对本发明进行说明。如图2所示，本发明实施例提供的一种移位寄存器单元，包括输入模块101、输出模块102、下拉控制模块103、下拉模块104和复位模块105，其中，所述输入模块101,连接输入信号端,用于响应于输入信号,将输入信号提供给输出端子；所述输出模块102连接到第一节点，用于响应于第一节点的电压，将第一时钟信号提供给输出端子；所述下拉控制模块103，用于响应于第二时钟信号，将第二时钟信号通过位于该下拉控制模块的第二节点输出给位于该下拉控制模块的第三节点，以及响应于第一节点的电压，将电源负极电压通过该第三节点输出；所述下拉模块104，用于响应于第一时钟信号和第一节点的电压，将电源负极电压提供给复位信号端；所述复位模块105，用于响应于复位信号和第三节点的电压将电源负极电压提供给第一节点，以及响应于第二时钟信号将电源负极电压提供给输出端子。下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。如图I中所示的移位寄存器单元，包括输入模块101、输出模块102、下拉控制模块103、下拉模块104和复位模块105,其中每一模块相应的包括各个兀件,具体地，所述输入模块101，包括第一薄膜晶体管M1，其源极和栅极连接输入信号端INPUT，漏极连接第一节点P1。所述输出模块102，包括
第二薄膜晶体管M2，其源极连接第一时钟信号端CLK，栅极连接第一节点P1，漏极连接输出端子OUTPUT ；电容，其第一端连接第一节点Pl，第二端连接输出端子OUTPUT。所述下拉控制模块103，包括第三薄膜晶体管M3，其源极和栅极连接第二时钟信号端CLKB，漏极作为第二节点P2 ；第四薄膜晶体管M4，其源极连接第二时钟信号端CLKB，栅极连接第二节点P2，漏极作为第三节点P3 ； 第五薄膜晶体管M5，其源极连接第三节点P3，栅极连接第一节点P1，漏极连接电源负极电压端VSS ；第六薄膜晶体管M6，其源极连接第二节点P2，栅极连接第一节点P1，漏极连接电源负极电压端VSS。所述下拉模块104，包括第七薄膜晶体管M7，其源极连接复位信号端RESET，栅极连接第一节点P1，漏极连接电源负极电压端VSS;第八薄膜晶体管M8，其源极连接复位信号端RESET，栅极连接第一时钟信号端CLK，连接连接电源负极电压端VSS。 所述复位模块105，包括第九薄膜晶体管M9，其源极连接第一节点Pl，栅极连接复位信号端RESET，漏极连接电源负极电压端VSS;第十薄膜晶体管M10，其源极连接输出端子OUTPUT，栅极连接第二时钟信号端CLKB，漏极连接电源负极电压端VSS ；第H^一薄膜晶体管Ml I，其源极连接第一节点Pl，栅极连接第三节点P3，漏极连接电源负极电压端VSS。较佳地，上述所有薄膜晶体管均为N型薄膜晶体管TFT。本发明实施例提供的上述移位寄存器单元，在现有技术的基础上，增加了降噪设计，有效地抑制了由于晶体管自身阈值电压的漂移和相邻晶体管的干扰造成的输出错误，并进一步提升了移位寄存器的输出特性及晶体管的使用寿命。上述移位寄存器单元级联形成阵列基板栅极驱动电路，本发明实施例提供的一种阵列基板栅极驱动装置，包括级联的各级移位寄存器单元，其中，第一级移位寄存器单元的输入信号端连接起始信号端，第一级移位寄存器单元的复位信号端连接第二级移位寄存器单元的输出端子；最后一级移位寄存器单元的输入信号端连接前一级移位寄存器单元的输出端子，最后一级移位寄存器单元的复位信号端连接起始信号端；除第一级和最后一级移位寄存器单元外，其余各级移位寄存器单元的输入信号端连接上一级移位寄存器单元的输出端子，复位信号端连接下一级移位寄存器单元的输出端子；所有上述级联的移位寄存器单元均为上述的移位寄存器单元。具体地，该阵列基板栅极驱动电路包括N级，其中N为栅线数量，参见图3，起始信号STV作为输入信号输入到第一级移位寄存器，并且顺序的将栅极驱动信号输出至栅极线，第n级的输入信号由第n-1级的输出信号提供，其中n〈N，复位信号由第n+1级的输出信号提供，第N级的复位信号由第一级的输入信号即起始信号STV提供，也就是说起始信号STV —方面作为第一级的输入信号，另一方面作为第N级的复位信号。下面结合图4所示的各信号端的时序图，对本发明实施例提供的阵列基板栅极驱动电路中的第n (n〈N，N为阵列基板栅极电路的级数)级移位寄存器单元的工作方法进行说明，其中，所有TFT均为高电平导通，低电平截止。第一阶段Tl :时钟信号CLK为低电平，第二时钟信号CLKB为高电平，作为输入信号的前级输出信号G (n-1)为高电平，作为复位信号的下级输出信号G (n+1)为低电平，VSS为低电平信号。高电平的输入信号G(n-l)使得晶体管Ml导通并对电容Cl充电，致使Pl点为高电平，此时晶体管M2栅极开关打开，但由于此时时钟信号CLK为低电平，M2并没有导通，输出端G (n)输出低电平；在此Tl阶段中，由于第二时钟信号CLKB为高电平，晶体管MlO开关打开，不断对输出端G (n)进行放噪处理，防止由晶体管自身阈值电压的漂移和相邻晶体管的干扰等可能造成的输出错误，同时第二时钟信号CLKB为高电平使得晶体管M3导通，P2点为高电平。通过设计晶体管M4和M5的宽长比，可以得到当Pl点和P2点同时为高电平时，P3点为低电平。晶体管Mll受P3点低电平影响处于截止状态，防止了电容Cl漏电导致的晶体管M3栅极开关关闭。此外由于Pl点为高电平，晶体管M7栅极开关打开，对下级输出信号G (n+1)进行放噪处理，防止由于下级输出信号G (n+1)处的噪声引起Pl点放电；其中，宽长比必须要达到一定要求才能实现此处效果，但是对于不同尺寸的面板产品要求的宽长比是不相同的，而且差异较大；第二阶段T2 :时钟信号CLK为高电平，第二时钟信号CLKB为低电平，输入信号G(n-1)为低电平,复位信号G (n+1)为低电平。此时晶体管M2导通,M4截止,输出端G (n)输出高电平；在此T2阶段中，由于时钟信号CLK和Pl点为高电平，晶体管M7和M8栅极开关均打开，二者同时对下级输出信号G (n+1)进行放噪处理，防止由于下级输出信号G (n+1)处的噪声引起Pl点放电，进而导致晶体管M2截止，输出错误。由于第二时钟信号CLKB为低电 平，晶体管MlO截止，有效防止输出端G (n)漏电导致的输出错误。此外第二时钟信号CLKB为低电平也使得晶体管M3和M4截止，P3点为低电平，晶体管Mll受P3点低电平影响处于截止状态，防止电容Cl漏电导致晶体管M2截止而最终导致输出端G (n)输出错误；其中，在周期Tl和T2中，由于Pl点始终为高电平，晶体管M5栅极开关一直处于导通状态，不断对P3点进行放噪处理，使得P3点在周期Tl和T2内始终为低电平，保证了晶体管Mll在这段时间内处于截止状态，有效防止晶体管Mll的导通可能造成电容Cl漏电；第三阶段T3 :时钟信号CLK为低电平，第二时钟信号CLKB为高电平，输入信号G(n-1)为低电平，复位信号G (n+1)为高电平。此时晶体管M9导通，电容Cl通过晶体管M9放电迅速使Pl点降为低电平，晶体管M2截止。由于第二时钟信号CLKB为高电平，晶体管MlO导通，对输出端G (n)进行快速放电使得输出为低电平，实现了复位功能；第四阶段T4 时钟信号CLK为高电平，第二时钟信号CLKB低电平，输入信号G(n-1)为低电平，复位信号G (n+1)为低电平。此时晶体管Ml截止，Pl点为低电平，晶体管M2截止，输出端G (n)输出低电平；在此T4阶段中，由于时钟信号CLK为高电平，晶体管M8栅极开关导通，不断对复位信号G (n+1)进行放噪处理，防止由晶体管自身阈值电压的漂移和相邻晶体管的干扰等造成晶体管M9的栅极开关始终处于导通状态，在下一帧信号来临时造成电容Cl漏电，降低晶体管M2的开关打开时间。第五阶段T5 :时钟信号CLK为低电平，第二时钟信号CLKB高电平，输入信号G(n-1)为低电平，复位信号G (n+1)为低电平。此时晶体管Ml截止，Pl点为低电平，晶体管M2截止，输出端G (n)输出低电平；在此T5阶段中，由于第二时钟信号CLKB为高电平，晶体管MlO栅极开关打开，不断对输出端G (n)进行放噪处理，防止由晶体管自身阈值电压的漂移和相邻晶体管的干扰等可能造成的错误输出，同时第二时钟信号CLKB为高电平使得晶体管M3和M4导通，晶体管M5由于Pl点低电平而截止，故P3点为高电平，晶体管Mll栅极开关打开，不断对Pl点的噪声进行放噪，有效防止Pl点噪声对电容Cl进行充电，最终导致晶体管M2导通并且当下次遇到时钟信号CLK为高电平时输出错误。
较佳地，在下一帧信号到来前，随着两项时钟信号CLK和CLKB的周期性变化，晶体管M10、Mll和M8不断的对Pl节点、P3节点和输出端G (n)进行放噪处理，防止由晶体管自身阈值电压的漂移和相邻晶体管的干扰等可能造成的错误输出，保证输出的准确性和稳定性。综上所述，本发明实施例提供了一种移位寄存器单元及阵列基板栅极驱动电路，该移位寄存器单元在原有信号传递功能的基础上增加了独特的降噪设计，有效的抑制了由晶体管自身阈值电压的漂移和相邻晶体管的干扰等可能造成的输出错误，并进一步提升了移位寄存器的信号输出特性及晶体管的使用寿命。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
权利要求
1.一种移位寄存器单元，其特征在于，该移位寄存器单元包括输入模块、输出模块、下拉控制模块、下拉模块和复位模块，其中， 所述输入模块，连接输入信号端，用于响应于输入信号，将输入信号提供给输出端子；所述输出模块连接到位于输入模块的第一节点，用于响应于第一节点的电压，将第一时钟信号提供给输出端子； 所述下拉控制模块，用于响应于第二时钟信号，将第二时钟信号通过位于该下拉控制模块的第二节点输出给位于该下拉控制模块的第三节点，以及响应于第一节点的电压，将电源负极电压通过该第三节点输出； 所述下拉模块，用于响应于第一时钟信号和第一节点的电压，将电源负极电压提供给复位信号端； 所述复位模块，用于响应于复位信号和第三节点的电压，将电源负极电压提供给第一节点，以及响应于第二时钟信号，将电源负极电压提供给输出端子。
2.根据权利要求I所述的移位寄存器单元，其特征在于，所述输入模块，包括 第一薄膜晶体管，其源极和栅极连接输入信号端，漏极连接第一节点。
3.根据权利要求I所述的移位寄存器单元，其特征在于，所述输出模块，包括 第二薄膜晶体管，其源极连接第一时钟信号端，栅极连接第一节点，漏极连接输出端子; 电容，其第一端连接第一节点，第二端连接输出端子。
4.根据权利要求I所述的移位寄存器单元，其特征在于，所述下拉控制模块，包括 第三薄膜晶体管，其源极和栅极连接第二时钟信号端，漏极作为第二节点； 第四薄膜晶体管，其源极连接第二时钟信号端，栅极连接第二节点，漏极作为第三节占. 第五薄膜晶体管，其源极连接第三节点，栅极连接第一节点，漏极连接电源负极电压端; 第六薄膜晶体管，其源极连接第二节点，栅极连接第一节点，漏极连接电源负极电压端。
5.根据权利要求I所述的移位寄存器单元，其特征在于，所述下拉模块，包括 第七薄膜晶体管，其源极连接复位信号端，栅极连接第一节点，漏极连接电源负极电压端; 第八薄膜晶体管，其源极连接复位信号端，栅极连接第一时钟信号端，连接连接电源负极电压端。
6.根据权利要求I所述的移位寄存器单元，其特征在于，所述复位模块，包括 第九薄膜晶体管，其源极连接第一节点，栅极连接复位信号端，漏极连接电源负极电压端; 第十薄膜晶体管，其源极连接输出端子，栅极连接第二时钟信号端，漏极连接电源负极电压端； 第十一薄膜晶体管，其源极连接第一节点，栅极连接第三节点，漏极连接电源负极电压端。
7.根据权利要求re任一权利要求所述的移位寄存器单元，其特征在于，所有薄膜晶体管均为N型薄膜晶体管TFT。
8.—种阵列基板栅极驱动装置，包括级联的各级移位寄存器单元，其中，第一级移位寄存器单元的输入信号端连接起始信号端，第一级移位寄存器单元的复位信号端连接第二级移位寄存器单元的输出端子；最后一级移位寄存器单元的输入信号端连接前一级移位寄存器单元的输出端子，最后一级移位寄存器单元的复位信号端连接起始信号端；除第一级和最后一级移位寄存器单元外，其余各级移位寄存器单元的输入信号端连接上一级移位寄存器单元的输出端子，复位信号端连接下一级移位寄存器单元的输出端子；其特征在于，所有级联的移位寄存器单元均为如权利要求1-7任一权利要求所述的移位寄存器单元。
全文摘要
本发明公开了一种移位寄存器单元及阵列基板栅极驱动装置，用以抑制由元件自身阈值电压的漂移和相邻元件的干扰造成的输出错误，提高移位寄存器的稳定性。本发明实施例提供的一种移位寄存器单元，包括将输入信号提供给输出端子的输入模块；将第一时钟信号提供给输出端子的输出模块；将第二时钟信号提供给第二节点和第三节点，以及将电源负极电压提供给第三节点的下拉控制模块；将电源负极电压提供给复位信号端的下拉模块；将电源负极电压提供给第一节点，以及将电源负极电压提供给输出端子的复位模块。
文档编号G09G3/36GK102968950SQ20121044386
公开日2013年3月13日 申请日期2012年11月8日 优先权日2012年11月8日
发明者张晓洁, 邵贤杰, 李小和 申请人:京东方科技集团股份有限公司, 合肥京东方光电科技有限公司