栅极驱动电路、阵列基板和显示装置的制作方法

专利名称：栅极驱动电路、阵列基板和显示装置的制作方法
技术领域：
栅极驱动电路、阵列基板和显示装置技术领域[0001]本实用新型涉及显示领域，尤其涉及一种栅极驱动电路、阵列基板和显示装置。
背景技术：
[0002]阵列基板行驱动(Gate Driver on Array, GOA)技术，是直接将栅极驱动电路 (Gate driver ICs)集成在阵列基板上,来代替外接驱动芯片的一种工艺技术。该技术的应 用不仅可减少生产工艺程序，降低产品成本，提高集成度，而且可以做到面板两边对称的美 观设计，同时也省去了栅极电路(Gate IC)的绑定(Bonding)区域以及扇出(Fan-out)布 线空间，从而可实现窄边框的设计，提高产能和良品率。[0003]图1为针对显示装置的双边奇偶交错驱动的GOA示意图,包括左右两组级联的移 位寄存器，图2为移位寄存器工作的控制时序信号，图3为移位寄存器的电路设计，其中的 下拉控制信号可以接直流，也可以接交流。左、右侧电路的工作原理相同，以图1左边的(奇 数行)电路为例，上一奇数行的输出接入当前奇数行移位寄存器的输入(INPUT)端，下一奇 数行的输出接入当前奇数行移位寄存器的复位(RESET)端。基本工作原理为=INPUT端信 号为高时，第一晶体管Ml开启对节点充电，当时钟控制信号(对于第一行、第五行、第九 行...为第一时钟控制信号CLK1，对于第三行、第七行、第十一行...为第三时钟控制信号 CLK3)为高时，第三晶体管M3导通OUTPUT端输出高电平的脉冲，同时电容Cl的栅压自举 (Bootstrapping)作用将PU节点的电压进一步拉高；之后RESET端为高电位，将第二晶体 管M2和第四晶体管M4打开，使I3U节点和OUTPUT端放电；然后通过下拉控制信号来控制H) 节点的充电，对I3U节点和OUTPUT端进行放电，保证了在该行非工作时间内将噪声(Noise) 拉低。[0004]当下拉控制信号选择直流信号时，ro节点可以一直充电，保证了 I3U节点和output 节点的噪声一旦出现可以立刻被拉低。但是同时带来的问题是，ro节点控制的下拉单元中 的薄膜晶体管(TFT)，处于几乎100%占空比(Duty Cycle)的工作状态，TFT的寿命大大降 低，严重影响GOA电路的长期可信赖性和稳定性；当下拉控制信号选择交流(一般为时钟控 制信号)时，可有效提高下拉单元中TFT的寿命，但是由于H)节点是由交流信号控制的，存 在电平为低的状态，这时因ro节点为低，PU节点和output端出现噪声时不能及时被拉低， 容易发生显示异常，尤其是高温时输出的噪声更高。实用新型内容[0005]本实用新型所要解决的技术问题在于提供一种栅极驱动电路、阵列基板和显示装 置，可保证出现噪声时及时拉低，从而提升显示装置的画面品质以及可靠性。[0006]一方面，本发明提供一种栅极驱动电路，包括多个级联的移位寄存器，[0007]所述移位寄存器的输出端还与两个薄膜晶体管相连，其中，两个所述薄膜晶体管 的源极均与所述移位寄存器的输出端相连，其漏极均与低压信号线VSS相连，其栅极分别 连接到不同的控制线，以保证在所述移动寄存器的输出低电平的时间内至少有一个所述薄膜晶体管导通。[0008]具体地，除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器的 输出端均和与其相邻下一个移位寄存器的输入端以及与其相邻的上一个移位寄存器的复 位信号输入端连接，第一个移位寄存器的输出端与第二个移位寄存器的输入端连接，最后 一个移位寄存器的输出端和与其相邻的上一个移位寄存器的复位信号输入端以及自身的 复位信号输入端连接；[0009]第一个移位寄存器的输入端输入巾贞起始信号；[0010]第奇数个移位寄存器的第一时钟信号输入端输入第一时钟信号，第二时钟信号输 入端输入第二时钟信号，第偶数个移位寄存器的第一时钟信号输入端输入第二时钟信号， 第二时钟信号输入端输入第一时钟信号；[0011]每个移位寄存器的低电压信号输入端输入低电压信号。[0012]优选地，所述级联的移位寄存器，分为两组，其中，[0013]第一组级联的移位寄存器，其中的每一级移位寄存器与一奇数行栅线相连，[0014]第二组级联的移位寄存器，其中的每一级移位寄存器与一偶数行栅线相连；[0015]所述控制线包括[0016]分别与第一组中相邻两级的移位寄存器相连的第一控制线和第三控制线，[0017]分别与第二组中相邻两级的移位寄存器相连的第二控制线和第四控制线；[0018]每一组的每一级移位寄存器的输出端还与两个薄膜晶体管相连，其中，两个所述 薄膜晶体管的源极均与所述移位寄存器的输出端相连，漏极均与低压信号线VSS相连，当 所述移位寄存器归属于第一组时，两个所述薄膜晶体管的栅极分别连接所述第二控制线和 第四控制线，当所述移位寄存器归属于第二组时，两个所述薄膜晶体管的栅极分别连接所 述第一控制线和第三控制线。[0019]可选地，每一级移位寄存器的输出端，通过与所述移位寄存器相连的栅线，与所述 两个薄膜晶体管相连；[0020]所述栅线的一端与所述移位寄存器的输出端相连，另一端与所述两个薄膜晶体管 相连。[0021]可选地，所述两个薄膜晶体管均为金属氧化物半导体场效应管。[0022]另一方面，本发明还提供一种阵列基板，设置有所述的任一栅极驱动电路。[0023]可选地，所述第一组级联的移位寄存器和第二组级联的移位寄存器分别位于所述 阵列基板上相对两侧的边缘。[0024]优选地，与所述第一组中的任一移位寄存器相连的所述两个薄膜晶体管，位于所 述阵列基板上与所述第一组级联的移位寄存器相对的另一侧的边缘，且，[0025]与所述第二组中的任一移位寄存器相连的所述两个薄膜晶体管，位于所述阵列基 板上与所述第二组级联的移位寄存器相对的另一侧的边缘。[0026]进一步优选地，每一组的每一级移位寄存器的输出端，通过与所述移位寄存器相 连的栅线，与位于相对侧的所述两个薄膜晶体管相连。[0027]本发明还提供一种显示装置，设置有所述的任一阵列基板。[0028]本实用新型提供的栅极驱动电路、阵列基板和显示装置，每个移位寄存器的输出 端增加两个薄膜晶体管，这两个薄膜晶体管的源极均与移位寄存器的输出端相连，漏极均与低压信号线VSS相连，栅极分别与不同的控制线相连以输入时钟控制信号，使移位寄存器输出端，除输出高电平之外的时段，均通过其中一个薄膜晶体管与低压信号线VSS相导通，保证了输出端出现噪声时会及时拉低，从而提升显示装置的画面品质以及可靠性。


[0029]图1为现有技术中双边交错驱动电路的结构示意图；[0030]图2为现有技术中双边交错驱动电路的时序信号图；[0031]图3为现有技术中移位寄存器的结构示意图；[0032]图4为本实用新型实施例中栅极驱动电路的结构示意图一；[0033]图5为本实用新型实施例中栅极驱动电路的结构示意图二 ；[0034]图6为本实用新型实施例中阵列基板的结构示意图；[0035]图7A和图7B为本实用新型的实施例二中四条时钟信号线的信号时序图的两种情况；[0036]图8为另一移位寄存器的结构不意图。[0037]附图标记说明[0038]10-第一组级联的移位寄存器，20-第二组级联的移位寄存器，[0039]11-移位寄存器，Cl-第一控制线，C2-第二控制线，C3-第三控制线，C4-第四控制线。
具体实施方式
[0041]本实用新型实施例提供一种栅极驱动电路、阵列基板和显示装置，可保证出现噪声时及时拉低，从而提升显示装置的画面品质以及可靠性。[0042]
以下结合附图对本实用新型实施例进行详细描述。此处所描述的具体实施方式
仅仅用以解释本实用新型，并不用于限定本实用新型。[0043]实施例一[0044]本发明实施例提供一种栅极驱动电路，如图4所示，该电路包括多个级联的移位寄存器11，移位寄存器11的输出端与两个薄膜晶体管M1，M2相连，其中，两个薄膜晶体管M1， M2的源极均与移位寄存器11的输出端相连，其漏极均与低压信号线VSS相连，其栅极分别连接到不同的控制线，以保证在移动寄存器11的输出低电平的时间内至少有一个薄膜晶体管导通。[0045]其中，每一行栅线与一个移位寄存器11相连，按栅线行号的顺序依次将移位寄存器11命名为SRl SRn，其中η不为零的自然数。所述移位寄存器上下级联，除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器的输出端均和与其相邻下一个移位寄存器的输入端以及与其相邻的上一个移位寄存器的复位信号输入端连接，第一个移位寄存器的输出端与第二个移位寄存器的输入端连接，最后一个移位寄存器的输出端和与其相邻的上一个移位寄存器的复位信号输入端以及自身的复位信号输入端连接；第一个移位寄存器SRl的信号输入端输入帧起始信号STV ;第奇数个移位寄存器的第一时钟信号输入端输入第一时钟信号CLK1，第二时钟信号输入端输入第二时钟信号CLK2，第偶数个移位寄存器的第一时钟信号输入端输入第二时钟信号CLK2,第二时钟信号输入端输入第一时钟信号CLKl ;每个移位寄存器的低电压信号输入端输入低电压信号VSS (图中未标出)。[0046]两个薄膜晶体管M1, M2的栅极分别连接到不同的控制线，输入两个互补的控制信 号(图4所示的第一控制信号和第二控制信号)，以保证在移动寄存器11的输出低电平的 时间内至少有一个薄膜晶体管导通。一种具体实施方式
中，M1;M2的栅极通过控制线分别输 入相位彼此相反的两个控制信号。[0047]本实施例中包括两条时钟信号线和两条控制线，分别输出的信号CLK1、第一控制 信号、CLK2、第二控制信号，其中第一控制信号较CLKl有1/2的脉冲宽度滞后，第二控制信 号较CLK2有1/2脉冲宽度的滞后，CLKl与CLK2输出的脉冲信号的相位相反，第一控制信 号与第二控制信号输出的脉冲信号的相位相反，或者CLK1，第一控制信号，CLK2，第二控制 信号在一个脉冲周期内依次输出。[0048]优选的，CLK1,第一控制信号，CLK2,第二控制信号在一个脉冲周期内依次输出高 电平。[0049]本发明实施例中的移位寄存器可为图3所示的移位寄存器，但具体采用哪种移位 寄存器并不影响本发明的具体实施效果，因此本实施例对此并不加以限定。[0050]本发明实施例在每个移位寄存器的输出端增加两个薄膜晶体管，使移位寄存器除 输出高电平之外的时段，均通过其中一个薄膜晶体管与低压信号线VSS相导通，保证了输 出端出现噪声时会及时拉低，从而提升显示装置的画面品质以及可靠性。[0051]优选地，每一级移位寄存器11的输出端，通过与该移位寄存器11相连的栅线，与 两个薄膜晶体管M1, M2相连，即栅线的一端与移位寄存器的输出端相连，另一端与两个薄膜 晶体管相连，除可保证出现噪声时及时拉低外，还可改善栅极悬空导致的漏电以及显示不 良，从而提升显示装置的画面品质以及可靠性。[0052]本发明实施例还提供一种阵列基板及显示装置，设置有所述的任一栅极驱动电 路。[0053]本发明实施例提供的阵列基板及显示装置，因设置有所述栅极驱动电路，在出现 噪声时可及时拉低，同时还可改善栅极悬空导致的漏电以及显示不良，因此显示装置的画 面品质以及工作时的可靠性得以提升。[0054]实施例二[0055]本发明实施例提供一种栅极驱动电路，如图5所示，该电路包括[0056]第一组级联的移位寄存器(以下简称第一组)10，其中的每一级移位寄存器11与 一奇数行栅线相连；[0057]第二组级联的移位寄存器(以下简称第二组)20，其中的每一级移位寄存器11与 一偶数行栅线相连；[0058]第一控制线Cl和第二控制线C2，分别与第一组10中相邻两级的移位寄存器11相 连；第三控制线C3和第四控制线C4，分别与第二组20中相邻两级的移位寄存器11相连；[0059]每一组的每一级移位寄存器11的输出端还与并联的两个薄膜晶体管Mp M2相连， 其中，两个薄膜晶体管W、M2的源极均与低压信号线VSS相连，漏极均与移位寄存器11的 输出端相连，当移位寄存器11归属于第一组10时，与该移位寄存器11相连的两个薄膜晶 体管Mp M2的栅极分别连接第二控制线C2和第四控制线C4，当移位寄存器11归属于第二 组20时，与该移位寄存器11相连的两个薄膜晶体管Ml、M2的栅极分别连接第一控制线CI和第三控制线C3。[0060]其中，每一行栅线与一个移位寄存器11相连，按栅线行号的顺序依次将移位寄存器11命名为SRl SRn，其中η不为零的自然数。例如，移位寄存器SRn与第η行栅线相连，驱动第η行栅线。与奇数行栅线相连的移位寄存器11上下级联，为第一组10 ;与偶数行栅线相连的移位寄存器11上下级联，为第二组20。[0061]参考图5和图2 3，第一组10上下级联移位寄存器中，除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器的输出端均和与其相邻下一个移位寄存器的输入端以及与其相邻的上一个移位寄存器的复位信号输入端连接，第一个移位寄存器的输出端与第二个移位寄存器的输入端连接，最后一个移位寄存器的输出端和与其相邻的上一个移位寄存器的复位信号输入端以及自身的复位信号输入端连接；第一个移位寄存器的输入端输入帧起始信号STVl ;第一组10中第奇数个移位寄存器，即对应地用以驱动第4η-3 行栅线(如第1、5、9...行)的移位寄存器,与第一控制线Cl相连,输入第一时钟控制信号 CLKl，下拉控制信号输入第三时钟控制信号CLK3 ;第奇偶个移位寄存器，对应驱动第4η-1 行栅线(如第3、7、11...行)的移位寄存器，和第三控制线C3相连，输入第三时钟控制信号CLK3，下拉控制信号输入第一时钟控制信号CLKl ;每个移位寄存器的低电压信号输入端输入低电压信号。[0062]第二组20联移位寄存器的连接关系大致类似，只不过其中的第奇数个移位寄存器，即对应地用以驱动第4η-2行栅线(如第2、6、10...行)的移位寄存器，和第二控制线 C2相连，输入第二时钟控制信号CLK2，下拉控制信号输入第四时钟控制信号CLK4 ;第奇偶个移 位寄存器，对应驱动第4η行栅线(如第4、8、12...行)的移位寄存器，和第四控制线 C4相连，输入第四时钟控制信号CLK4，下拉控制信号输入第三时钟控制信号CLK3，其中，η 为不为零的自然数。[0063]另外，每一组的每一级移位寄存器(SRl SRn)的输出端还与两个薄膜晶体管札、 M2相连，MpM2的源极均与该移位寄存器的输出端相连，漏极均与低压信号线VSS相连，对于第一组10中的移位寄存器，MpM2的栅极分别连接第二控制线C2和第四控制线C4，输入第二组中的时钟CLK2和CLK4，对于第二组20中的移位寄存器，M1^M2的栅极分别连接第一控制线Cl和第三控制线C3，输入第一组中的时钟CLKl和CLK3。[0064]本实施例所述时钟信号CLKl和CLK3，分别输入第一组10中相邻两级的移位寄存器，对应驱动相邻奇数行栅线；而CLK2和CLK4分别输入第二组20中相邻两级移位寄存器， 对应驱动相邻偶数行栅线，因此具体如图3所示，CLKl、CLK2、CLK4和CLK3的脉冲信号逐一落后一预设时间。与第一组10中的移位寄存器相连的两个薄膜晶体管W、M2，输入第二组 20中移位寄存器使用的时钟信号CLK2和CLK4 ;而与第二组20中的移位寄存器相连的两个薄膜晶体管Mp M2，则输入第一组10中移位寄存器使用的时钟信号CLKl和CLK3。[0065]如图5所示，本实施例提供的栅极驱动电路与实施例一基本相同，其不同点在于， 本实施例中包括四条时钟信号线CLK1、CLK2、CLK3、CLK4，其中CLK2较CLKl有1/2的脉冲宽度滞后，CLK4较CLK3有1/2脉冲宽度的滞后，CLKl与CLK3输出的脉冲信号的相位相反， CLK2与CLK4输出的脉冲信号的相位相反(见图7A)，或者CLK1，CLK2，CLK3，CLK4在一个脉冲周期内依次输出(见图7B)。[0066]优选的，CLKl, CLK2，CLK3，CLK4在一个脉冲周期内依次输出(见图7B)。[0067]参考图1-3，现有技术中，当H)节点为低电平时，尤其在图2所示的a和b时间段 内，I3U节点和输出(OUTPUT)端出现噪声时不能及时拉低，容易导致显示装置出现显示不 良。而本发明实施例在每一组的每个移位寄存器的输出端增加两个薄膜晶体管，分别接入 另一组的时钟控制信号，仍以图5左边的(奇数行)电路为例，在上述图2的a和b时间段 内，即便ro节点为低电平，CLK2和CLK4可将增加的两个薄膜晶体管Ml和M2打开，PD节 点通过薄膜晶体管Ml和M2与低压信号线VSS相导通，因此可将输出(OUTPUT)端的噪声拉 低，实现了该行输出端非工作时间的全下拉，提升了显示装置的画面品质以及可靠性。右侧 的(偶数行)工作原理同理，只不过是CLKl和CLK3将薄膜晶体管Ml和M2打开，在此不再 赘述。[0068]本实施例叙述中虽以图3所示的移位寄存器为例，但也不排除其它类型的移位寄 存器，例如还可采用图8所示的另一种移位寄存器，其工作原理与图3的移位寄存器相似， 在此不再赘述。[0069]图8所述移位寄存器包括第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体 管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第 八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管T10、第九薄膜晶体管Tll和第十二 薄膜晶体管T12，还包括电容Cl。信号输入端(INPUT-1)输入信号(INPUT)，第一时钟信号 输入端(CLKIN)输入第一时钟信号(CLK)，第二时钟信号输入端(CLKBIN)输入第二时钟信 号(CLKB)，低电压信号输入端(VSSIN)输入低电压信号(VSS)，复位信号输入端(RESETIN) 输入复位信号(RESET)，信号输出端(OUT)输出栅极驱动信号(OUTPUT)。第一薄膜晶体管 Tl的源极、第二薄膜晶体管T2的漏极、第十薄膜晶体管TlO的栅极和电容Cl的汇聚处为 PU结点，第五薄膜晶体管T5的栅极、第六薄膜晶体管T6的栅极、第八薄膜晶体管T8的漏 极和第七薄膜晶体管T7的源极的汇聚处为H)结点，第九薄膜晶体管T9的源极、第十薄膜 晶体管TlO和第七薄膜晶体管T7的栅极的汇聚处为PD_CN结点。其中，第一时钟信号输 入端(CLKIN)输入第一时钟信号(CLK)，第二时钟信号输入端(CLKBIN)输入第二时钟信号 (CLKB)，第一时钟信号(CLK)与第二时钟信号(CLKB)互为反相。[0070]进一步，优选地，每一组的每一级移位寄存器(SRl SRn)的输出端，通过与移位 寄存器相连的栅线(SI Sn)，与所述两个薄膜晶体管Ml和M2相连，即栅线(SI Sn)的 一端与移位寄存器相连，接收驱动信号，另一端与两个薄膜晶体管相连，用以保证该行输出 端非工作时间的全下拉。[0071]另外，还需要指出图3所示移位寄存器中下拉单元的下拉控制信号不局限于直 流，也可以是时钟信号；优选的，其下拉控制信号可以是与时钟信号反相的时钟信号。[0072]图2所示移位寄存器工作过程中，在这五个阶段中，第一阶段信号输入端 (INPUT-1)输入信号(INPUT)为高电平(其中第一级移位寄存器为STV信号)，第二阶段信 号输出端(OUT)输出的栅极驱动信号(OUTPUT)为高电平，完成一次移位，第三阶段复位信 号输入端(RESETIN)端输入的复位信号(RESET)为高电平，完成复位的操作，所以可以将第 一、二、三阶段定义为移位寄存器的工作时间，第四、五阶段，信号输入端(INPUT-1)输入信 号(INPUT)、复位信号输入端(RESETIN)端输入的复位信号(RESET)均为低电平，所以可以 将第四、五阶段定义为移位寄存器的非工作时间(如图2中的a，b阶段)。同样，其他类型 的移位寄存器也可按此原理划分。[0073]现有技术中，这种双边奇偶交错驱动的每行栅线末端均处于悬空状态，可能会导 致像素单元上电荷保持特性不好引发漏电，导致画面品质随之下降。而本发明实施例中栅 线的一端与移位寄存器相连，接收驱动信号，另一端与两个薄膜晶体管相连，除可保证出现 噪声时及时拉低外，还可改善栅极悬空导致的漏电以及显示不良，从而提升显示装置的画 面品质以及可靠性。[0074]如图6所示，本发明实施例还提供一种阵列基板，设置有所述的栅极驱动电路。其 中，所述栅极驱动电路中的第一组级联的移位寄存器10和第二组级联的移位寄存器20分 别位于阵列基板上相对两侧的边缘，对应形成显示装置的两个边框。[0075]与第一组10任一移位寄存器11的两个薄膜晶体管，位于阵列基板上与第一组级 联的移位寄存器相对的另一侧的边缘；第二组20任一移位寄存器11的两个薄膜晶体管位 于阵列基板上，与第二组级联的移位寄存器相对的另一侧的边缘。这样，每一组的每一级移 位寄存器的输出端，通过与移位寄存器相连的栅线(SI Sn)，与位于相对侧的两个薄膜晶 体管相连，即栅线(SI Sn)的一端与移位寄存器相连，接收驱动信号，另一端与位于相对 一侧的两个薄膜晶体管相连。例如，移位寄存器SRl输出端与第一行栅线SI的左端相连， 而栅线SI的右端与位于阵列基板右侧边缘的两个薄膜晶体管MpM2相连，薄膜晶体管MpM2 的栅极分别连接至第二控制线C2和第四控制线C4，输入第二组中的时钟CLK2和CLK4。[0076]本发明实施例中的阵列基板，除可保证出现噪声时及时拉低外，还可改善栅极悬 空导致的漏电以及显示不良，从而提升显示装置的画面品质以及可靠性。[0077]本发明实施例还提供了一种显示装置，其包括上述任意一种阵列基板。所述显示 装置可以为液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、 数码相框、导航仪等任何具有显示功能的产品或部件。[0078]本实施例提供的显示装置，因采用本发明所述的栅极电路，除可保证出现噪声时 及时拉低外，还可改善栅极悬空导致的漏电以及显示不良，从而提升显示装置的画面品质 以及可靠性。[0079]可选地，上述各实施例中所属的第一薄膜晶体管和第二薄膜晶体管均为工作在饱 和区的金属氧化物半导体场效应管(M0S管)。[0080]本实用新型实施例所述的技术特征，在不冲突的情况下，可任意相互组合使用。[0081]以上所述，仅为本实用新型的具体实施方式
，但本实用新型的保护范围并不局限 于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化 或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应所述以权 利要求的保护范围为准。
权利要求1.一种栅极驱动电路，包括多个级联的移位寄存器，其特征在于， 所述移位寄存器的输出端还与两个薄膜晶体管相连，其中，两个所述薄膜晶体管的源极均与所述移位寄存器的输出端相连，其漏极均与低压信号线VSS相连，其栅极分别连接到不同的控制线，以保证所述移动寄存器的输出低电平的时间内至少有一个所述薄膜晶体管导通。
2.根据权利要求1所述的栅极驱动电路，其特征在于， 除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器的输出端均和与其相邻下一个移位寄存器的输入端以及与其相邻的上一个移位寄存器的复位信号输入端连接，第一个移位寄存器的输出端与第二个移位寄存器的输入端连接，最后一个移位寄存器的输出端和与其相邻的上一个移位寄存器的复位信号输入端以及自身的复位信号输入端连接； 第一个移位寄存器的输入端输入帧起始信号； 第奇数个移位寄存器的第一时钟信号输入端输入第一时钟信号，第二时钟信号输入端输入第二时钟信号，第偶数个移位寄存器的第一时钟信号输入端输入第二时钟信号，第二时钟信号输入端输入第一时钟信号； 每个移位寄存器的低电压信号输入端输入低电压信号。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述级联的移位寄存器，分为两组，其中， 第一组级联的移位寄存器，其中的每一级移位寄存器与一奇数行栅线相连， 第二组级联的移位寄存器，其中的每一级移位寄存器与一偶数行栅线相连； 所述控制线包括 分别与第一组中相邻两级的移位寄存器相连的第一控制线和第三控制线， 分别与第二组中相邻两级的移位寄存器相连的第二控制线和第四控制线； 每一组的每一级移位寄存器的输出端还与两个薄膜晶体管相连，其中，两个所述薄膜晶体管的源极均与所述移位寄存器的输出端相连，漏极均与低压信号线VSS相连，当所述移位寄存器归属于第一组时，两个所述薄膜晶体管的栅极分别连接所述第二控制线和第四控制线，当所述移位寄存器归属于第二组时，两个所述薄膜晶体管的栅极分别连接所述第一控制线和第三控制线。
4.根据权利要求1-3任一项所述的栅极驱动电路，其特征在于， 每一级移位寄存器的输出端，通过与所述移位寄存器相连的栅线，与所述两个薄膜晶体管相连； 所述栅线的一端与所述移位寄存器的输出端相连，另一端与所述两个薄膜晶体管相连。
5.根据权利要求1所述的栅极驱动电路，其特征在于， 所述两个薄膜晶体管均为金属氧化物半导体场效应管。
6.一种阵列基板，其特征在于，设置有权利要求1或2所述的栅极驱动电路。
7.—种阵列基板，其特征在于，设置有权利要求3-5任一项所述的栅极驱动电路。
8.根据权利要求7所述的阵列基板，其特征在于， 所述第一组级联的移位寄存器和第二组级联的移位寄存器分别位于所述阵列基板上相对两侧的边缘。
9.根据权利要求8所述的阵列基板，其特征在于， 与所述第一组级联的移位寄存器中的任一移位寄存器相连的所述两个薄膜晶体管，位于所述阵列基板上与所述第一组级联的移位寄存器相对的另一侧的边缘，且， 与所述第二组级联的移位寄存器中的任一移位寄存器相连的所述两个薄膜晶体管，位于所述阵列基板上与所述第二组级联的移位寄存器相对的另一侧的边缘。
10.根据权利要求9所述的阵列基板，其特征在于， 每一组的每一级移位寄存器的输出端，通过与所述移位寄存器相连的栅线，与位于相对侧的两个所述薄膜晶体管相连。
11.一种显示装置，其特征在于，设置有权利要求6-10任一项所述的阵列基板。
专利摘要本实用新型公开了一种栅极驱动电路、阵列基板和显示装置，涉及显示领域，可保证出现噪声时及时拉低，从而提升显示装置的画面品质以及可靠性。所述栅极驱动电路，包括所述移位寄存器的输出端还与两个薄膜晶体管相连，其中，两个所述薄膜晶体管的源极均与所述移位寄存器的输出端相连，其漏极均与低压信号线VSS相连，其栅极分别连接到不同的控制线，以保证在所述移动寄存器的输出低电平的时间内至少有一个所述薄膜晶体管导通。
文档编号G09G3/20GK202838908SQ201220482889
公开日2013年3月27日 申请日期2012年9月20日 优先权日2012年9月20日
发明者陈希 申请人:北京京东方光电科技有限公司