栅极驱动单元、栅极驱动电路和显示装置制造方法

栅极驱动单元、栅极驱动电路和显示装置制造方法
【专利摘要】本发明提供一种栅极驱动单元、栅极驱动电路和显示装置。该栅极驱动单元包括输入电路、上拉电路、复位电路和输出电路；输入电路中接收的上拉驱动信号包括第n-2行和第n+4行的栅极驱动信号；复位电路中接收的复位驱动信号包括第n+2行和第n+8行的栅极驱动信号；输出电路输出的栅极驱动信号包括第n行和第n+6行的栅极驱动信号，n为正整数，且n∈[3,∞）。该栅极驱动单元能够输出两行栅极的栅极驱动信号，使用效率高；在待驱动栅极行数相同的情况下，利用该栅极驱动单元组成的栅极驱动电路，栅极驱动单元的数量可减少一半，相应地减少了栅极驱动电路的占用面积，同时提高了栅极驱动电路的驱动效率。
【专利说明】栅极驱动单元、栅极驱动电路和显示装置
【技术领域】
[0001]本发明涉及显示【技术领域】，具体地，涉及一种栅极驱动单元、栅极驱动电路和显示
>J-U ρ?α装直。
【背景技术】
[0002]目前,液晶显示装置(IXD)和有机电致发光二极管(OLED)显示装置仍为平板显示的主流产品。在液晶显示装置和有源驱动OLED显示装置中，通常采用薄膜晶体管(ThinFilm Transistor:简称TFT)对各个像素进行控制，从而实现图像显示。对像素的控制包括行控制和列控制，行控制通常为栅极驱动电路，实现像素的逐行扫描，目前栅极驱动电路(GOA)的发展已经比较完善；列控制通常为数据驱动电路，实现像素的显示数据的传送。
[0003]传统的栅极驱动电路由多个栅极驱动单元级联组成，每个栅极驱动单元的电路相同，由4个薄膜晶体管和I个电容构成，即4T1C ;工作过程也相同，只有输入和输出信号不同。一个典型的栅极驱动单元的电路如图1所示，其中Clock为时钟信号，Vss为低电位输入端,Output [n-1] > Output [η]和Output [η+1]分别为第η_1行、第η行和第η+1行的栅极驱动输出信号。栅极驱动单元的电路接口如图2所示，工作过程为:首先第η-1行栅极驱动信号Output [n-1]输出一个高电平脉冲信号，通过薄膜晶体管TFT4对电容Cd进行充电，使薄膜晶体管TFTl栅极处于高电位，然后第η行的栅极驱动信号Output [η]随时钟信号Clock同步输出一个高电位脉冲，将第η行像素打开，之后第η+1行的栅极驱动信号Output [η+1]输出的高电位脉冲使薄膜晶体管TFT2和薄膜晶体管TFT3导通，使电容Cd和第η行的栅极驱动信号Output [η]被低电 位Vss拉低，薄膜晶体管TFTl关断后，第η行的栅极驱动信号Output [η]保持低电位。
[0004]上述栅极驱动电路由η个栅极驱动单元组成，电路连接复杂，整个栅极驱动电路面积较大，所以占用基板的面积也大，不利于显示面板向小型化和低成本的方向发展。随着平板显示技术的发展，窄边框、薄型化和低成本已成为平板显示发展趋势，尤其是对于小尺寸和高分辨率产品，简化栅极驱动电路和缩小栅极驱动电路面积已非常重要。

【发明内容】

[0005]本发明针对现有技术中存在的上述技术问题，提供一种栅极驱动单元、栅极驱动电路和显示装置。该栅极驱动单元能够输出两行栅极的栅极驱动信号，使用效率高；在待驱动栅极行数相同的情况下，利用该栅极驱动单元组成的栅极驱动电路，栅极驱动单元的数量可减少一半，相应地减少了栅极驱动电路的占用面积；同时还提高了栅极驱动电路的驱动效率。
[0006]本发明提供一种栅极驱动单元，包括:输入电路、上拉电路、复位电路和输出电路，所述输入电路分别与所述上拉电路和所述复位电路连接，所述上拉电路和所述复位电路分别与所述输出电路连接；
[0007]所述输入电路，用于接收上拉驱动信号，向所述上拉电路输入所述上拉驱动信号;
[0008]所述上拉电路，用于接收所述上拉驱动信号，向所述输出电路的输入端输出高电平?目号;
[0009]所述复位电路，用于接收复位驱动信号，将所述输出电路的输入端的高电平信号复位为低电平信号；
[0010]所述输出电路，用于接收所述上拉电路的输出信号和复位电路的输出信号，在时钟信号的控制下，输出栅极驱动信号；
[0011 ] 所述输入电路中接收的所述上拉驱动信号包括第n-2行和第n+4行的所述栅极驱动信号；所述复位电路中接收的所述复位驱动信号包括第n+2行和第n+8行的所述栅极驱动信号；所述输出电路输出的栅极驱动信号包括第η行和第η+6行的所述栅极驱动信号，η为正整数，且n e [3，°°)。
[0012]优选的，所述输入电路包括第一晶体管和第二晶体管以及第五晶体管，所述第一晶体管和所述第二晶体管的栅极与源极连接、漏极与所述第五晶体管的栅极连接，所述第五晶体管的栅极与漏极连接、源极与所述复位电路连接，第n-2行和第n+4行的所述栅极驱动信号分别输入到所述第一晶体管和第二晶体管的栅极；
[0013]所述上拉电路包括第六晶体管和连接于所述第六晶体管的栅极与源极之间的电容，所述第六晶体管的漏极连接至高电位端、源极还同时连接至所述输出电路的输入端；
[0014]所述复位电路包括第三晶体管和第四晶体管以及第七晶体管和第八晶体管，所述第三晶体管的栅极与源极连接、漏极与所述第七晶体管的栅极连接，所述第四晶体管的栅极与源极连接、漏极与所述第七晶体管的栅极连接，所述第七晶体管的栅极和所述第八晶体管的栅极连接，所述第七晶体管的源极与所述输入电路中的所述第五晶体管的源极连接，所述第八晶体管的源极与所述 上拉电路中的所述第六晶体管的源极连接，所述第七晶体管和所述第八晶体管的漏极连接至低电位端，第n+2行和第n+8行的所述栅极驱动信号分别输入到所述第三晶体管和第四晶体管的栅极；
[0015]所述输出电路包括第九晶体管、第十晶体管、第十一晶体管和第十二晶体管，所述第十一晶体管的栅极连接第一时钟信号或第二时钟信号，所述第十二晶体管的栅极连接第三时钟信号或第四时钟信号，所述第十一晶体管和所述第十二晶体管的源极与所述第六晶体管的源极连接，所述第九晶体管和所述第十晶体管的栅极与所述第七晶体管的栅极连接，所述第十一晶体管的漏极与所述第九晶体管的源极连接，输出第η行的所述栅极驱动信号，所述第十二晶体管的漏极与所述第十晶体管的源极连接，输出第η+6行的所述栅极驱动信号，所述第九晶体管和所述第十晶体管的漏极连接至低电位端。
[0016]优选的，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的脉宽相等、且占空比为1:1，所述第一时钟信号比所述第三时钟信号超前1/2周期，所述第二时钟信号比所述第四时钟信号超前1/2周期。
[0017]优选的，所述输入电路接收的第I行或第2行的所述上拉驱动信号为1/2帧起始信号。
[0018]优选的，相邻的两奇数行或相邻的两偶数行输出的所述栅极驱动信号之间间隔1/2周期。
[0019]优选的，所述栅极驱动单元通过所述输入电路输入第n-2行和第n+4行的所述栅极驱动信号，使所述上拉电路预充电；
[0020]所述上拉电路预充电完成后能输出高电平信号，且所述高电平信号在所述时钟信号的控制下，使所述输出电路输出第η行和第η+6行的栅极驱动信号；
[0021]所述栅极驱动单元通过所述复位电路输入第n+2行和第n+8行的所述栅极驱动信号，使输出的所述第η行和第η+6行的所述栅极驱动信号由高电平信号复位为低电平信号。
[0022]本发明还提供一种栅极驱动电路，包括上述栅极驱动单元，所述栅极驱动单元依次级联连接。
[0023]优选的，相邻的两个所述栅极驱动单元所采用的时钟信号之间间隔1/4周期。
[0024]优选的，所述栅极驱动电路包括两个1/2帧起始信号和两个1/2帧复位信号，两个所述1/2帧起始信号分别作为第I行和第2行的所述上拉驱动信号，两个所述1/2帧复位信号分别作为最后两行的复位驱动信号，且所述两个1/2帧起始信号之间间隔所述时钟信号的1/4周期，所述两个1/2帧复位信号之间间隔所述时钟信号的1/4周期。
[0025]本发明还提供一种显示装置，包括上述栅极驱动电路。
[0026]本发明的有益效果:本发明中的栅极驱动单元通过在输入电路和复位电路的输入端分别接入两行栅极的栅极驱动信号，并在输出电路的输出端分别输出两行栅极的栅极驱动信号，相对现有技术中只输出一行栅极驱动信号的栅极驱动单元，本发明中栅极驱动单元的效率更高。本发明所提供的栅极驱动电路，由于减少了栅极驱动单元的数量，从而减少了整个栅极驱动电路的占用面积；另外，由于相邻两个栅极驱动单元输出的相邻两行的栅极驱动信号之间间隔1/4周期，缩短了充电时间，提高了充电效率，从而提高了整个栅极驱动电路的驱动效率。
【专利附图】

【附图说明】
[0027]图1为现有技术中栅极驱动单元的电路图；
[0028]图2为图1中栅极驱动单元的电路接口示意图；
[0029]图3为本发明实施例1中栅极驱动单元的电路图；
[0030]图4为本发明实施例1中栅极驱动单元的驱动时序图；
[0031]图5为本发明实施例2中栅极驱动电路的电路图；
[0032]图6为本发明实施例2中栅极驱动电路的驱动时序图。
[0033]其中的附图标记说明:
[0034]1.输入电路；2.上拉电路；3.复位电路；4.输出电路。
【具体实施方式】
[0035]为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图和【具体实施方式】对本发明栅极驱动单元、栅极驱动电路和显示装置作进一步详细描述。
[0036]实施例1:
[0037]本实施例提供一种栅极驱动单元，如图3所示，该栅极驱动单元包括:输入电路1、上拉电路2、复位电路3和输出电路4，输入电路I分别与上拉电路2和复位电路3连接，上拉电路2和复位电路3分别与输出电路4连接。其中，
[0038]输入电路I，用于接收上拉驱动信号，向上拉电路2输入上拉驱动信号；[0039]上拉电路2,用于接收上拉驱动信号，向输出电路4的输入端F1U输出高电平信号；
[0040]复位电路3，用于接收复位驱动信号，将输出电路4的输入端I3U的高电平信号复位为低电平信号；
[0041]输出电路4，用于接收上拉电路2的输出信号和复位电路3的输出信号，在时钟信号的控制下，输出栅极驱动信号。
[0042]本实施例中，输入电路I中接收的上拉驱动信号包括第n-2行和第n+4行的栅极驱动信号；复位电路3中接收的复位驱动信号包括第n+2行和第n+8行的栅极驱动信号；输出电路4输出的栅极驱动信号包括第η行和第η+6行的栅极驱动信号，η为正整数，且n e [3, °°)。
[0043]如图3所示，栅极驱动单元的具体电路为:
[0044]输入电路I包括第一晶体管Ml和第二晶体管M2以及第五晶体管M5,第一晶体管Ml和第二晶体管 M2的栅极与源极连接、漏极与第五晶体管M5的栅极连接，第五晶体管M5的栅极与漏极连接、源极与复位电路3连接，第n-2行和第n+4行的栅极驱动信号分别输入到第一晶体管Ml和第二晶体管M2的栅极；
[0045]上拉电路2包括第六晶体管M6和连接于第六晶体管M6的栅极与源极之间的电容Cb，第六晶体管M6的漏极连接至高电位端Vgh、源极还同时连接至输出电路4的输入端；
[0046]复位电路3包括第三晶体管M3和第四晶体管M4以及第七晶体管M7和第八晶体管M8，第三晶体管M3的栅极与源极连接、漏极与第七晶体管M7的栅极连接，第四晶体管M4的栅极与源极连接、漏极与第七晶体管M7的栅极连接，第七晶体管M7的栅极和第八晶体管M8的栅极连接，第七晶体管M7的源极与输入电路I中的第五晶体管M5的源极连接，第八晶体管M8的源极与上拉电路2中的第六晶体管M6的源极连接，第七晶体管M7和第八晶体管M8的漏极连接至低电位端Vss，第n+2行和第n+8行的栅极驱动信号分别输入到第三晶体管M3和第四晶体管M4的栅极；
[0047]输出电路4包括第九晶体管M9、第十晶体管MlO、第十一晶体管Ml I和第十二晶体管M12，第十一晶体管Mll的栅极连接第一时钟信号CLKA或第二时钟信号CLKB，第十二晶体管M12的栅极连接第三时钟信号CLKC或第四时钟信号CLKD，第H^一晶体管Ml I和第十二晶体管M12的源极与第六晶体管M6的源极连接，第九晶体管M9和第十晶体管MlO的栅极与第七晶体管M7的栅极连接，第十一晶体管Mll的漏极与第九晶体管M9的源极连接，输出第η行的栅极驱动信号，第十二晶体管M12的漏极与第十晶体管MlO的源极连接，输出第η+6行的栅极驱动信号，第九晶体管Μ9和第十晶体管MlO的漏极连接至低电位端Vss。
[0048]其中，相邻的两个栅极驱动单元分别采用两个相互间隔1/2周期的时钟信号，即如果一个栅极驱动单元采用第一时钟信号CLKA和第三时钟信号CLKC，则与其相邻的另一个栅极驱动单元采用第二时钟信号CLKB和第四时钟信号CLKD，则第一时钟信号CLKA和第三时钟信号CLKC为间隔1/2周期的两个时钟信号，第二时钟信号CLKB和第四时钟信号CLKD为间隔1/2周期的两个时钟信号。
[0049]需要说明的是，第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管Mll和第十二晶体管M12优选均为薄膜晶体管，当然，也可选用具有选通开关功能的其他类型的晶体管。当薄膜晶体管的栅极开启，且其源极和漏极之间的压差满足导通条件时，薄膜晶体管导通。其中，源极为薄膜晶体管的信号输入端，漏极为薄膜晶体管的信号输出端，当薄膜晶体管的源极的电压高时，电流从源极流向漏极；当薄膜晶体管的漏极的电压高时，电流从漏极流向源极，即源极和漏极可以互换。
[0050]本实施例中，第一时钟信号CLKA、第二时钟信号CLKB、第三时钟信号CLKC和第四时钟信号CLKD的脉宽相等、且占空比为1:1，第一时钟信号CLKA比第三时钟信号CLKC超前1/2周期，第二时钟信号CLKB比第四时钟信号CLKD超前1/2周期。其中，输入电路I接收的第I行或第2行的上拉驱动信号为1/2帧起始信号。相邻的两奇数行或相邻的两偶数行输出的栅极驱动信号之间间隔1/2周期。如此设置，能够确保相邻的奇数行栅极或相邻的偶数行栅极能够逐行输出栅极驱动信号。
[0051]基于上述栅极驱动单元，本实施例还提供一种栅极驱动方法，下面以采用第一时钟信号CLKA和第三时钟信号CLKC的一个栅极驱动单元为例来说明栅极驱动单元的具体驱动过程。该栅极驱动方法的驱动时序如图4所示，该栅极驱动方法具体包括如下步骤，其中，以输入第n-2行的栅极驱动信号为例说明该栅极驱动单元的工作过程。
[0052]S1:通过输入电路I输入第n-2行的栅极驱动信号作为上拉驱动信号，使上拉电路2预充电。
[0053]该步骤即栅极驱动过程中的第一阶段:当第一时钟信号CLKA的前1/2周期为低电平信号，第三时钟信号CLKC的前1/2周期为高电平信号时，输入电路I输入第n-2行的栅极驱动信号，该第n-2行的栅极驱动信号为高电平脉冲信号；第n-2行的栅极驱动信号作为上拉驱动信号，通过第五晶体管M5对电容Cb进行预充电。
[0054]其中，如果输入电路I输入的是第I行或第2行的栅极驱动信号，则输入的栅极驱动信号为大小和周期均与上述高电平脉冲信号相同的一个初始触发信号，该初始触发信号由外部触发电路提供，由该初始触发信号来启动栅极驱动单元的驱动。
[0055]S2:上拉电路2预充电完成后输出高电平信号，该高电平信号在时钟信号的控制下，使输出电路4输出第η行的栅极驱动信号。
[0056]该步骤即栅极驱动过程中的第二阶段:经过第一时钟信号CLKA的前1/2周期，第n-2行的栅极驱动信号作为第η行栅极的输出的预充电电压，对电容Cb进行预充电，在该前1/2周期结束的同时，电容Cb的预充电完成即上拉电路2预充电完成，使得上拉电路2中第六晶体管Μ6的栅极处于高电位。在第一时钟信号CLKA的后1/2周期的起始时刻，第一时钟信号CLKA跳变为高电平信号，第三时钟信号CLKC跳变为低电平信号，在高电位端Vgh的拉动下，上拉电路2的输出端F1D输出高电平信号，该高电平信号在第一时钟信号CLKA的控制下，使输出电路4输出第η行的栅极驱动信号Output [η]，该信号为一个高电平脉冲信号，将第η行像素打开；同时，第η行的栅极驱动信号还作为第n+2行栅极的输出的预充电电压，以及作为第n-2行栅极的输出的复位驱动信号。
[0057]S3:通过复位电路3输入第n+2行的栅极驱动信号作为复位驱动信号，使输出的第η行的栅极驱动信号由高电平信号复位为低电平信号。
[0058]该步骤即栅极驱动过程中的第三阶段:在第一时钟信号CLKA下一周期的前1/2周期中，第η行的栅极驱动信号作为第n+2行栅极的输出的预充电电压，对电容Cb进行预充电；同时，第n+2行的栅极驱动信号对第η行栅极的输出进行复位。在该前1/2周期中，第一时钟信号CLKA跳变为低电平信号，第三时钟信号CLKC跳变为高电平信号，复位电路3输入第n+2行的栅极驱动信号Output [n+2]，该第n+2行的栅极驱动信号为高电平脉冲信号，且该第n+2行的栅极驱动信号使第七晶体管M7和第八晶体管M8导通，在低电位端Vss的拉动下，电容Cb中的一个极板和上拉电路2的输出端F1D输出的高电平信号被拉低,第六晶体管M6关断，使得第η行的栅极驱动信号Output [η]保持低电位，即第η行的栅极驱动信号被复位为低电平信号。
[0059]至此，栅极驱动单元就完成了第η行栅极驱动信号的输出与复位。
[0060]同样地，第η+6行栅极驱动信号的输出与复位会在上拉驱动信号0utput[n+4]和复位驱动信号Output [n+8]以及第一时钟信号CLKA和第三时钟信号CLKC的配合作用下按照上述驱动方法进行。
[0061]本实施例中的栅极驱动单元通过在输入电路I和复位电路3的输入端分别接入两行栅极的栅极驱动信号，并且在输出电路4的输出端分别输出两行栅极的栅极驱动信号，从而提高了该栅极驱动单元的使用效率，在待驱动栅极行数相同的情况下，利用该栅极驱动单元组成的栅极驱动电路，栅极驱动单元的数量可减少一半，相应地减少了栅极驱动电路的占用面积。
[0062]实施例2:
[0063]本实施例提供一种栅极驱动电路，如图5所示，包括上述栅极驱动单元G0A，该栅极驱动电路由多个栅极驱动单元GOA依次级联连接。多个栅极驱动单元GOA依次循环交替采用第一时钟信号CLKA、第二时钟信号CLKB、第三时钟信号CLKC和第四时钟信号CLKD。
[0064]本实施例中，相邻的两个栅极驱动单元GOA所采用的时钟信号之间间隔1/4周期。即第一时钟信号CLKA与第二时钟信号CLKB之间间隔1/4周期，第二时钟信号CLKB与第三时钟信号CLKC之间间隔1/4周期，第三时钟信号CLKC与第四时钟信号CLKD之间间隔1/4周期。如此设置，能够提前对下一个栅极驱动单元进行预充电，从而缩短上一个栅极驱动单元到下一个栅极驱动单元的预充电时间，进而提高整个栅极驱动电路的充电效率。
[0065]本实施例中，栅极驱动电路包括两个1/2帧起始信号和两个1/2帧复位信号，其中，“帧”为显示屏显示时的一个时间参数，“I帧”为从第一行像素扫描到最后一行像素所用的时间，即整屏驱动一次所用的时间；同理，则“1/2帧”是半屏驱动所用的时间；“1/2帧起始信号”指间隔1/2帧的时间发出一个信号。这两个1/2帧起始信号分别作为第I行和第2行的上拉驱动信号，且两个1/2帧起始信号之间间隔时钟信号的1/4周期。即栅极驱动电路中，按驱动顺序的第一奇数栅极驱动单元和第一偶数栅极驱动单元(通常对应着第一栅极驱动单元和第二栅极驱动单元)分别需要一个初始触发信号，两个初始触发信号均为1/2帧起始信号。依照驱动顺序，奇数序数的栅极驱动单元依次循环驱动奇数行的栅极，偶数序数的栅极驱动单元依次循环驱动偶数行的栅极。“1/2帧复位信号”指间隔1/2帧的时间发出一个信号，这两个1/2帧复位信号分别作为最后两行的复位驱动信号，且两个1/2帧复位信号之间间隔时钟信号的1/4周期。
[0066]参考图6所示的栅极驱动电路的驱动时序图，以依次级联的四个栅极驱动单元的工作过程为例，四个栅极驱动单元依次在第一时钟信号CLKA、第二时钟信号CLKB、第三时钟信号CLKC和第四时钟信号CLKD的配合下依次输出第n-2行、第η-1行、第η行和第η+1行的栅极驱动信号。
[0067]具体的，上述栅极驱动电路的驱动过程为:[0068]第一阶段:当第一时钟信号CLKA的第一个1/4周期为低电平信号时，通过第一栅极驱动单元的输入电路为第n-2行栅极驱动信号的输出提供第一上拉驱动信号，该信号对第n-2行栅极驱动信号的输出进行预充电；在该第一个1/4周期结束的同时，第一时钟信号CLKA变为高电平信号，第一栅极驱动单元的输出电路输出第n-2行的栅极驱动信号Output [n-2] ο该栅极驱动信号Output [n-2]为高电平信号。
[0069]第二阶段，输出第n-2行的栅极驱动信号Output [n-2]的同时，也即在紧接着的第二个1/4周期的起始时刻，第二时钟信号CLKB为低电平信号，通过第二栅极驱动单元的输入电路为第η-1行栅极驱动信号的输出提供第二上拉驱动信号，该信号对第η-1行栅极驱动信号的输出进行预充电；在第二个1/4周期结束的同时，第二时钟信号CLKB变为高电平信号，第二栅极驱动单元的输出电路输出第η-1行的栅极驱动信号Output [n-1]。该栅极驱动?目号Output [n_l]为闻电平彳目号。
[0070]第三阶段，输出第η-1行的栅极驱动信号0utput[n-l]的同时，也即在紧接着的第三个1/4周期的起始时刻，第三时钟信号CLKC为低电平信号，第n-2行的栅极驱动信号Output [n-2]为第η行栅极驱动信号的输出提供第三上拉驱动信号，该信号对第η行栅极驱动信号的输出进行预充电；充电结束时，第n-2行的栅极驱动信号被复位为低电平信号；在第三个1/4周期结束的同时，第三时钟信号CLKC变为高电平信号，第三栅极驱动单元的输出电路输出第η行的栅极驱动信号Output [η]。该栅极驱动信号Output [η]为高电平信号。
[0071]第四阶段，输出第η行的栅极驱动信号0utput[n]的同时，也即在紧接着的第四个1/4周期的起始时刻，第四时钟信号CLKD为低电平信号，第η-1行的栅极驱动信号Output [n-1]为第η+1行栅极驱动信号的输出提供第四上拉驱动信号，该信号对第η+1行栅极驱动信号的输出进行预充电；充电结束时，第η-1行的栅极驱动信号被复位为低电平信号；在第四个1/4周期结束的同时，第四时钟信号CLKD变为高电平信号，第四栅极驱动单元的输出电路输出第η+1行的栅 极驱动信号Output [η+1]。该栅极驱动信号Output [η+1]为闻电平?目号。
[0072]其中，第一上拉驱动信号、第二上拉驱动信号、第三上拉驱动信号和第四上拉驱动信号依次间隔第一时钟信号CLKA的1/4周期。
[0073]整个栅极驱动电路按照上述从第一阶段到第四阶段的驱动过程循环往复进行驱动，从而实现整个栅极驱动电路的驱动。
[0074]如图6所示，输出电路输出的第n-2行到第η+1行的栅极驱动信号为依次间隔第一时钟信号CLKA的1/4周期的四个脉冲信号，其阴影部分分别对应第一时钟信号CLKA、第二时钟信号CLKB、第三时钟信号CLKC和第四时钟信号CLKD的1/4周期，且该1/4周期分别对应四个时钟信号的高电平信号阶段，即只有在阴影部分对应的栅极驱动信号的脉冲时间内，第n-2行到第η+1行的栅极才会分别输出相应的栅极驱动信号，也即栅极对应的栅线才会刷新一次。另外，从第n-2行到第η+1行的栅极驱动信号即四个脉冲信号的空白部分也分别对应第一时钟信号CLKA、第二时钟信号CLKB、第三时钟信号CLKC和第四时钟信号CLKD的1/4周期，但该1/4周期分别对应四个时钟信号的低电平信号阶段，该空白部分表示相邻的下一行栅极相对上一行栅极的预充电时间，也即，空白部分对应的脉冲时间内，第n-2行到第η+1行的栅极不会输出相应的栅极驱动信号。由此可见，整个栅极驱动电路任意相邻两行的栅极驱动信号不会发生串扰，同时，由于相邻两行栅极的预充电时间(对应栅极驱动信号的空白部分)和栅极驱动信号的输出时间(对应栅极驱动信号的阴影部分)分别相隔1/4周期，相对于传统的相邻两行栅极驱动信号的输出时间相隔1/2周期的栅极驱动电路，不仅缩短了充电时间，提高了充电效率，而且提高了整个栅极驱动电路的驱动效率。
[0075]需要说明的是，如果第n-2行为第I行，第n_l行就是第2行，此时，第一上拉驱动信号和第二上拉驱动信号均为初始触发信号，该初始触发信号由外部触发电路提供。第n-2行的初始触发信号用于启动奇数个栅极驱动单元的驱动，第n-1行的初始触发信号用于启动偶数个栅极驱动单元的驱动，针对一帧画面的刷新，两个初始触发信号各自分别间隔1/2帧起始信号。由于两个初始触发信号是间隔第一时钟信号的1/4周期先后提供的，所以提高了一帧画面的刷新速度，从而提高了栅极驱动电路的驱动效率。另外，如果第η+6行为最后一行，则第η+5行就是倒数第二行，这两行的复位驱动信号也需要由外部触发电路提供。第η+5行的复位驱动信号用于启动最后一个偶数栅极驱动单元的复位，第η+6行的复位驱动信号用于启动最后一个奇数栅极驱动单元的复位。最后两行的复位驱动信号各自分别间隔1/2帧起始信号，且最后两行的复位驱动信号先后间隔第一时钟信号的1/4周期提供。
[0076]实施例3:
[0077]本实施例提供一种显示装置，包括实施例2中的栅极驱动电路。
[0078]由于采用了上述栅极驱动电路，一方面减少了栅极驱动电路所占用的显示装置中显示基板的面积，另一方面提高了显示装置显示时的刷新效率。
[0079]本发明的有益效果:本发明中的栅极驱动单元的通过在输入电路和复位电路的输入端分别接入两行栅极的栅极驱动信号，并在输出电路的输出端分别输出两行栅极的栅极驱动信号，相对现有技术中只能输出一行栅极驱动信号的栅极驱动单元，本发明中栅极驱动单元的效率更高。本发明所提供的栅极驱动电路，由于减少了栅极驱动单元的数量，从而减少了整个栅极驱动电路的占用面积；另外，由于相邻两个栅极驱动单元输出的相邻两行的栅极驱动信号之间间隔1/4周期，缩短了充电时间，提高了充电效率，从而提高了整个栅极驱动电路的驱动效率。
[0080]可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
【权利要求】
1.一种栅极驱动单元，包括:输入电路、上拉电路、复位电路和输出电路，所述输入电路分别与所述上拉电路和所述复位电路连接，所述上拉电路和所述复位电路分别与所述输出电路连接； 所述输入电路，用于接收上拉驱动信号，向所述上拉电路输入所述上拉驱动信号； 所述上拉电路，用于接收所述上拉驱动信号，向所述输出电路的输入端输出高电平信号; 所述复位电路，用于接收复位驱动信号，将所述输出电路的输入端的高电平信号复位为低电平信号； 所述输出电路，用于接收所述上拉电路的输出信号和复位电路的输出信号，在时钟信号的控制下，输出栅极驱动信号； 其特征在于，所述输入电路中接收的所述上拉驱动信号包括第n-2行和第n+4行的所述栅极驱动信号；所述复位电路中接收的所述复位驱动信号包括第n+2行和第n+8行的所述栅极驱动信号；所述输出电路输出的栅极驱动信号包括第η行和第η+6行的所述栅极驱动信号，η为正整数，且n e [3，①)。
2.根据权利要求1所述的栅极驱动单元，其特征在于，所述输入电路包括第一晶体管和第二晶体管以及第五晶体管，所述第一晶体管和所述第二晶体管的栅极与源极连接、漏极与所述第五晶体管的栅极连接，所述第五晶体管的栅极与漏极连接、源极与所述复位电路连接，第n-2行和第n+4行的所述栅极驱动信号分别输入到所述第一晶体管和第二晶体管的栅极； 所述上拉电路包括第六晶体管和连接于所述第六晶体管的栅极与源极之间的电容，所述第六晶体管的漏极连接至高电位端、源极还同时连接至所述输出电路的输入端； 所述复位电路包括第三晶体管和第四晶体管以及第七晶体管和第八晶体管，所述第三晶体管的栅极与源极连接、漏极与所述第七晶体管的栅极连接，所述第四晶体管的栅极与源极连接、漏极与所述第七晶体管的栅极连接，所述第七晶体管的栅极和所述第八晶体管的栅极连接，所述第七晶体管的源极与所述输入电路中的所述第五晶体管的源极连接，所述第八晶体管的源极与所波上拉电路中的所述第六晶体管的源极连接，所述第七晶体管和所述第八晶体管的漏极连接至低电位端，第n+2行和第n+8行的所述栅极驱动信号分别输入到所述第三晶体管和第四晶体管的栅极； 所述输出电路包括第九晶体管、第十晶体管、第十一晶体管和第十二晶体管，所述第十一晶体管的栅极连接第一时钟信号或第二时钟信号，所述第十二晶体管的栅极连接第三时钟信号或第四时钟信号，所述第十一晶体管和所述第十二晶体管的源极与所述第六晶体管的源极连接，所述第九晶体管和所述第十晶体管的栅极与所述第七晶体管的栅极连接，所述第十一晶体管的漏极与所述第九晶体管的源极连接，输出第η行的所述栅极驱动信号，所述第十二晶体管的漏极与所述第十晶体管的源极连接，输出第η+6行的所述栅极驱动信号，所述第九晶体管和所述第十晶体管的漏极连接至低电位端。
3.根据权利要求2所述的栅极驱动单元，其特征在于，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的脉宽相等、且占空比为1:1，所述第一时钟信号比所述第三时钟信号超前1/2周期，所述第二时钟信号比所述第四时钟信号超前1/2周期。
4.根据权利要求3所述的栅极驱动单元，其特征在于，所述输入电路接收的第I行或第2行的所述上拉驱动信号为1/2帧起始信号。
5.根据权利要求4所述的栅极驱动单元，其特征在于，相邻的两奇数行或相邻的两偶数行输出的所述栅极驱动信号之间间隔1/2周期。
6.根据权利要求5所述的栅极驱动单元，其特征在于，所述栅极驱动单元通过所述输入电路输入第n-2行和第n+4行的所述栅极驱动信号，使所述上拉电路预充电； 所述上拉电路预充电完成后能输出高电平信号，且所述高电平信号在所述时钟信号的控制下，使所述输出电路输出第η行和第η+6行的栅极驱动信号； 所述栅极驱动单元通过所述复位电路输入第n+2行和第n+8行的所述栅极驱动信号，使输出的所述第η行和第η+6行的所述栅极驱动信号由高电平信号复位为低电平信号。
7.一种栅极驱动电路，其特征在于，包括权利要求1-6任意一项所述的栅极驱动单元，所述栅极驱动单元依次级联连接。
8.根据权利要求7所述的栅极驱动电路，其特征在于，相邻的两个所述栅极驱动单元所采用的时钟信号之间间隔1/4周期。
9.根据权利要求8所述的栅极驱动电路，其特征在于，所述栅极驱动电路包括两个1/2帧起始信号和两个1/2帧复位信号，两个所述1/2帧起始信号分别作为第I行和第2行的上拉驱动信号，两个所述1/2帧复位信号分别作为最后两行的复位驱动信号，且所述两个1/2帧起始信号之间间隔所述时钟信号的1/4 周期，所述两个1/2帧复位信号之间间隔所述时钟信号的1/4周期。
10.一种显示装置，其特征在于，包括权利要求7-9任意一项所述的栅极驱动电路。
【文档编号】G09G3/36GK103474040SQ201310403679
【公开日】2013年12月25日 申请日期:2013年9月6日 优先权日:2013年9月6日
【发明者】徐向阳 申请人:合肥京东方光电科技有限公司, 京东方科技集团股份有限公司