移位暂存器群组及驱动其的方法
【专利摘要】本发明公开了一种移位暂存器群组及驱动其的方法。此移位暂存器群组包括以级连方式依序相接且各提供一个输出信号的多个移位暂存器。在这些移位暂存器中至少有一个第一移位暂存器的第三控制信号为此第一移位暂存器的后N级的移位暂存器所提供的输出信号，且此第一移位暂存器的下拉时间是由此第一移位暂存器的后2N级的移位暂存器的驱动节点的电位所决定。
【专利说明】移位暂存器群组及驱动其的方法
【技术领域】
[0001]本发明是有关于一种移位暂存器组及驱动其的方法，尤其是有关于一种可变化下拉电位的移位暂存器组及驱动其的方法。
【背景技术】
[0002]阵列栅极驱动(Gate Driver on Array, GOA)技术是直接将栅极驱动电路制作在阵列基板上的一种技术，这种技术可用来代替以外接硅晶片制作驱动晶片的技术。藉由使用GOA技术，栅极驱动电路可以直接做在面板周围，进而提高面板电路的集成程度。因此，许多厂商会运用GOA技术来减少显示面板的边框宽度。
[0003]然而，由于画面上的每一条扫描线一般都由一个相对应的栅极驱动电路所驱动，因此随着画面细致度提高及画面更新率上升，每一个栅极驱动电路用于驱动对应扫描线的输出信号处于致能状态的时间对应的急速减少。假设第N级的栅极驱动电路的输出信号在对应的第N条扫描线扫描完成的时候还处于致能的状态下，那么就会使原本应该只提供给与第N+1条扫描线相电性耦接的像素的数据，被同时充入至与第N条扫描线相电性耦接的像素内，造成显示画面的异常。也就是说，每一个栅极驱动电路的输出信号必须很快的被下拉到非致能的状态，否则就可能会使显示画面出现异常。
[0004]因此，如何增加栅极驱动电路的输出信号的下拉速度，已经成为一个研究课题。
【发明内容】
[0005]为了使新的显示装置能有更好的栅极驱动电路输出信号下拉能力，以下提供了经过改良的移位暂存器组以及相关的驱动方法。
[0006]本发明的一个实施例提供了 一种移位暂存器群组，其包括多个移位暂存器，这些移位暂存器以级连方式依序相接且各自提供一个输出信号。每一个移位暂存器包括一个第一输出端，一个第一输出端控制电路，一个第一驱动节点控制电路以及一个第二驱动节点控制电路。第一输出端用于提供前述的输出信号；第一输出端控制电路除了电性耦接至第一输出端之外，还接收一个时脉信号，并根据一个驱动节点的电位而决定是否将所接收的时脉信号传递至第一输出端。第一驱动节点控制电路电性耦接至前述的驱动节点，且此第一驱动节点控制电路接收一个第一控制信号，并根据一个第二控制信号而决定是否将所接收的第一控制信号传递至驱动节点。第二驱动节点控制电路同样电性耦接至前述的驱动节点并接收一个第三控制信号，且此第二驱动节点控制电路将根据一个第四控制信号而决定是否将所接收的第三控制信号传递至前述的驱动节点。
[0007]此外，在上述实施例的所有移位暂存器中至少存在一个第一移位暂存器，此第一移位暂存器满足以下条件:第一移位暂存器的第三控制信号为第一移位暂存器的后N级的移位暂存器所提供的输出信号，且第一移位暂存器的第四控制信号为第一移位暂存器的后2N级的移位暂存器的驱动节点的电位，而N则为自然数。
[0008]本发明的另一个实施例提供了一种移位暂存器群组，其包括以级连方式依序相接的多个移位暂存器，且每一个移位暂存器各自提供一个输出信号。每一个移位暂存器分别包括第一输出端、第一输出端控制电路、第一驱动节点控制电路以及第二节点控制电路。第一输出端用于提供输出信号；第一输出端控制电路则电性耦接至第一输出端，并且根据驱动节点的电位而决定是否将所接收的时脉信号传递至第一输出端。第一驱动节点控制电路电性耦接至前述的驱动节点，且此驱动节点控制电路接收第一控制信号与第二控制信号，并根据第二控制信号而决定是否将第一控制信号传递至驱动节点。第二驱动节点控制电路同样电性耦接至驱动节点，且第二驱动节点控制电路接收第三控制信号与第四控制信号，并根据第四控制信号而决定驱动节点是否响应于第三控制信号操作。其中，这些移位暂存器中存在一个第一移位暂存器，此第一移位暂存器的第三控制信号为第一移位暂存器的后N级的移位暂存器所提供的输出信号，且第一移位暂存器的第四控制信号为第一移位暂存器的后2N级的移位暂存器的驱动节点的电位，N为自然数。
[0009]本发明的另一个实施例提供了一种驱动前述的移位暂存器群组的方法。此方法首先致能前述第一移位暂存器所对应的第一控制信号，之后禁能第一移位暂存器所对应的第一控制信号并致能第一移位暂存器所对应的时脉信号；接下来，第一移位暂存器所对应的时脉信号将被重新禁能，且第三控制信号被致能，使第一移位暂存器所对应的驱动节点的电位电平接近被致能时的第一控制信号的电位电平；最后再禁能第三控制信号。
[0010]本发明提供的前述技术使用了新颖的下拉电位与下拉时间的搭配方式，故此可以加快输出信号的下拉速度，藉此使画面能在更高的数据更新速率下仍维持正常显示。
【专利附图】
【附图说明】
[0011]图1A为本发明一实施例所使用的平面显示器的电路方块图；
[0012]图1B为本发明另一实施例所使用的平面显示器的电路方块图；
[0013]图2为根据本发明一实施例的移位暂存器的电路方块图；
[0014]图3为根据本发明一实施例的移位暂存器的电路图；
[0015]图4为根据本发明另一实施例的移位暂存器的电路图；
[0016]图5为根据本发明再一实施例的移位暂存器的电路图；
[0017]图6A为根据本发明一实施例的时脉信号的时序图；
[0018]图6B为根据本发明一实施例的第一级移位暂存器中所使用到的部分信号的时序图；
[0019]图7A为根据本发明又一实施例的时脉信号的时序图；
[0020]图7B为根据本发明又一实施例的第一级移位暂存器中所使用到的部分信号的时序图；
[0021]图7C为根据本发明又一实施例的移位暂存器的电路图；
[0022]图8A为根据本发明再一实施例的时脉信号的时序图；
[0023]图SB为根据本发明再一实施例的第一级移位暂存器中所使用到的部分信号的时序图；
[0024]图9为根据本发明一实施例的驱动移位暂存器群组的方法的流程图；
[0025]图10为根据本发明一实施例的移位暂存器的驱动节点波形与现有技术的移位暂存器的驱动节点波形比较图；[0026]图11为根据本发明一实施例的移位暂存器的驱动节点波形与现有技术的移位暂存器的驱动节点波形比较图；
[0027]图12为根据本发明一实施例的移位暂存器的输出信号波形与现有技术的移位暂存器的输出信号波形比较图。
[0028]其中，附图标记:
[0029]10、10a:平面显示器
[0030]20、30、40、50、60、70、SR(I)?SR(y):移位暂存器
[0031]100:移位暂存器组
[0032]110:数据源
[0033]200、200a:第一稳定下拉控制电路
[0034]205、205a:第二稳定下拉控制电路
[0035]210、210a:第一稳定下拉电路
[0036]215、215a:第二稳定下拉电路
[0037]220、220a:第一输出端控制电路
[0038]225、225a:第一输出端
[0039]230、230a:第一驱动节点控制电路
[0040]240、240a:第二驱动节点控制电路
[0041]A:第一控制信号
[0042]B:第二控制信号
[0043]C:第三控制信号
[0044]D:第四控制信号
[0045]D(I)?D(X):数据线
[0046]E1?E9:第一?第九期间
[0047]G(I)?G(y)、G(n):输出信号
[0048]HCl?HCn:时脉信号
[0049]K (η)、P (η):节点
[0050]LC1、LC2:输入信号
[0051]Q (η):第η级移位暂存器的驱动节点
[0052]Q(n+2):第n+2级移位暂存器的驱动节点
[0053]Q (n+4):第n+4级移位暂存器的驱动节点
[0054]PaD-Pfcy):像素
[0055]S900?S906:本发明一实施例的施行步骤
[0056]SD:数据驱动器
[0057]ST (η):第η级移位暂存器的启始信号
[0058]ST(n-2):第n_2级移位暂存器的启始信号
[0059]Tll ?T64:晶体管
[0060]TCON:时序控制器
[0061]V1:第一电压电平
[0062]V2:第二电压电平[0063]VSS、VSSl:预设电位【具体实施方式】
[0064]以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
[0065]请参照图1A，其为本发明一实施例所使用的平面显示器的电路方块图。在本实施例中，平面显示器10包括了时序控制器(Timing-Controller) TC0N、数据驱动器SD、移位暂存器组100、多条数据线D(I)~D(X)、分别用于传递输出信号G(I)~G(y)的多条扫描线，以及多个像素Pai) ~P(x，y)。其中，时序控制器TCON提供时脉信号以及控制信号至数据驱动器SD以及移位暂存器组100，藉此，移位暂存器组100可依照特定顺序致能扫描线，以使与所致能的扫描线相电性耦接的像素Pai)~P(x，y)可分别从数据线D(I)~D(X)上接收由数据源110经数据驱动器SD提供的显示数据。
[0066]进一步来看，本实施例的移位暂存器组100包括了多个移位暂存器SR(I)~SR(y)，这些移位暂存器SR(I)~SR(y)是以级连的方式依序相接，而且每一个移位暂存器SR(I)~SR(y)所提供的输出信号G(I)~G(y)将被传送到对应的扫描线，以分别驱动与这 些扫描线相电性耦接的像素Pai)~P(x，y)。
[0067]更详细地说，在本实施例中，移位暂存器SR(I)所提供的输出信号G(I)会被传送到对应的扫描线，而与此扫描线相电性耦接的像素P(1，D、P(2;1)> Pai)...P(x-2;1)> P(x-1;1)以及P0u)则受此扫描线上的输出信号G(I)的电位所控制，决定是否分别从数据线D (I)、D (2)、D (3)...D (x-2), D(x-l)与D(X)上接收数据。控制移位暂存器操作的信号在本实施例中是从移位暂存器SR(I)传递到移位暂存器SR(2)，而移位暂存器SR(2)则根据所接收到的控制信号，同样将输出信号G(2)传送到对应的扫描线；同样的，与此扫描线相电性耦接的像素P (1，2)、P (2，2)、P (3，2)...P (x-2, 2)、P (x_l, 2) 以及P(x，2)会受到扫描线上的输出信号G(2)的电位控制，决定是否分别从数据线D (I)、D (2)、D (3)D (x-1)与D(X)上接收数据。类似的，其他的移位暂存器SR(3)、SR(4)、SR(5) -SR(y-l)与SR(y)所产生的输出信号G (3)、G(4)、G(5)…G(y-l)与G(y)会被传送到对应的扫描线，而与这些扫描线相电性耦接的像素，包括
像素 P (1，3)、P (2，3)、P (3，3)...P (x-2, 3)、P (χ-l, 3)、P (χ, 3)、P (1，4)、P (2，4)、P (3，4)...P (χ-2, 4)、P (rl, 4)、P (χ, 4)、P (1，5)、P (2，5)、P (3，5)...P (χ-2, 5)、P (χ-1, 5)、P (χ, 5)、P (1，y_l)、P (2，y_l)、P (3，y_l)...P (χ-2, y_l)、P (χ-1, y_l)、P (χ, y_l)、P (1，y)、
P(2，y)、Pay)...P(x-2，y)、P(x-1；y)以及p(x，y)等等，也分别受到所电性耦接的扫描线上的输出信号G (3)、G (4)、G (5)…G (y-Ι)与G (y)的电位控制，决定是否从数据线D (I)、D⑵、D (3)…D (x-2), D (χ-l)与D(x)上接收数据。
[0068]假若移位暂存器SR⑴~SR(y)的输出信号的电位能够很快地被拉高，那么显示数据就能很快开始被写入到像素中；如果输出信号在显示数据被写入到像素之后能够很快的被拉低，那么显示数据就能够被安定的储存在像素中，而且还能够更快的开始下一个像素的显示数据写入操作。因此，移位暂存器的电路表现特性会影响到整个显示装置的效能。
[0069]另请参照图1B，其为本发明另一实施例所使用的平面显示器的电路方块图。与图1A不同，在图1B所示的平面显示器IOa中，控制移位暂存器操作的信号是从移位暂存器SR (η)传递到移位暂存器SR (n+2)。例如:移位暂存器SR(I)所提供的控制信号会被传送到移位暂存器SR (3)，而移位暂存器SR (2)所提供的控制信号则会被传送到移位暂存器SR (4)。除上述区别之外，平面显示器IOa与图1A所示的平面显示器10大致相同，在此不多加描述。
[0070]请参照图2，其为根据本发明的一实施例的移位暂存器的电路方块图。在本实施例中，在移位暂存器组中为第η级的移位暂存器20首要包括第一输出端控制电路220、第一驱动节点控制电路230以及第二驱动节点控制电路240。除此之外，在本实施例中还另外提供了第一稳定下拉控制电路200、第二稳定下拉控制电路205、第一稳定下拉电路210以及第二稳定下拉电路215以做为稳定电路状态之用。第一稳定下拉控制电路200根据驱动节点Q(n)的电位以及输入信号LC1，控制第一稳定下拉电路210在适当的时间区段内将驱动节点Q(n)的电位稳定维持在一个预设的范围内。类似的，第二稳定下拉控制电路205根据驱动节点Q(n)的电位以及输入信号LC2来控制第二稳定下拉电路215，以在适当的时间区段内将驱动节点Q(ri)的电位稳定维持在前述的预设范围内。当第一稳定下拉电路210受到第一稳定下拉控制电路200的控制而执行稳定驱动节点Q (η)电位的操作的时候，第一稳定下拉电路210会以第一输出端控制电路220所提供的启始信号ST (η)的电位来决定驱动节点Q(η)的电位；同样的，当第二稳定下拉电路215受到第二稳定下拉控制电路205的控制而执行稳定驱动节点Q(η)电位的操作的时候，第二稳定下拉电路215同样会以启始信号ST(η)的电位来决定驱动节点Q(η)的电位。一般来说，第一稳定下拉电路210与第二稳定下拉电路215是交替被致能，藉此延长第一稳定下拉电路210与第二稳定下拉电路215中的电子元件的使用寿命。
[0071]除了利用第一稳定下拉电路210与第二稳定下拉电路215在特定时间区段中稳定驱动节点Q(η)的电位之外,驱动节点Q(η)的电位还受到第一驱动节点控制电路230与第二驱动节点控制电路240的控制。
[0072]在本实施例中，第一驱动节点控制电路230将接收第一控制信号A与第二控制信号B，并根据第二控制信号B的电位而决定是否将第一控制信号A传递至驱动节点Q (η)。另夕卜，第二驱动节点控制电路240会接收第三控制信号C与第四控制信号D，并根据第四控制信号D而决定是否将第三控制信号C传递至驱动节点Q (η)。藉由驱动节点Q(n)以及时脉信号HCl的变化，就可以控制第一输出端控制电路220提供至第一输出端225的输出信号G (η);或者，从另一个角度来看，第一输出端控制电路220就是根据驱动节点Q(n)的电位而决定是否将时脉信号HCl的电位传递至第一输出端225。
[0073]上述的移位暂存器可以利用不同的电路或者控制信号来达成其运作功能及目的。请参照图3，其即为根据本发明一实施例的移位暂存器的电路图。在本实施例中，移位暂存器30与图2实施例所示的移位暂存器20类似，但除了包括第一稳定下拉控制电路200a、第二稳定下拉控制电路205a、第一稳定下拉电路210a、第二稳定下拉电路215a、第一输出端控制电路220a、第一输出端225a、第一驱动节点控制电路230a以及第二驱动节点控制电路240a之外，还包括了一些可以稳定电路特性的电容及晶体管T31、T32、T33、T34与Τ35等电子元件。这些可以稳定电路特性或具其他功效的电子元件并非本发明的绝对必要元件，此领域的技术人员当可视实际电路需求而进行调整。
[0074]在本实施例中，第一稳定下拉控制电路200a包括晶体管T51、T52、T53与Τ54。晶体管Τ51的栅极与晶体管Τ51的第一通路端以及晶体管Τ53的第一通路端电性耦接在一起以接收输入信号LC1。晶体管Τ51的第二通路端与晶体管Τ52的第一通路端以及晶体管Τ53的栅极端电性耦接在一起。晶体管Τ53的第二通路端与晶体管Τ54的第一通路端电性耦接于节点P(n)。驱动节点Q(n)的电位被提供至电性耦接在一起的晶体管T52与晶体管T54的栅极。晶体管T52的第二通路端与晶体管T54的第二通路端一起电性耦接至预设电位VSSl (例如-10伏特)。类似的，第二稳定下拉控制电路205a包括晶体管T61、T62、T63与T64。晶体管T61的栅极与晶体管T61的第一通路端以及晶体管T63的第一通路端电性耦接在一起以接收输入信号LC2。晶体管T61的第二通路端与晶体管T62的第一通路端以及晶体管T63的栅极端电性耦接在一起。晶体管T63的第二通路端与晶体管T64的第一通路端电性耦接于节点K (η)。驱动节点Q (η)的电位被提供至电性耦接在一起的晶体管Τ62与晶体管Τ64的栅极。晶体管Τ62的第二通路端与晶体管Τ64的第二通路端一起电性耦接至预设电位VSSI。
[0075]在本实施例中，移位暂存器30的第一稳定下拉电路210a包括一个晶体管T42,其栅极电性耦接至前述第一稳定下拉控制电路200a中的节点P (η)，第一通路端电性耦接至驱动节点Q(η)，第二通路端电性耦接至移位暂存器30所产生的启始信号ST(η)。藉此，第一稳定下拉电路210a可以根据节点Ρ(η)的电位而决定是否导通驱动节点Q(η)与启始信号ST(n)之间的电性通路。类似的，第二稳定下拉电路215a包括一个晶体管T43，其栅极电性耦接至前述第二稳定下拉控制电路205a中的节点K (η)，第一通路端电性耦接至驱动节点Q(η)，第二通路端电性耦接至移位暂存器30所产生的启始信号ST(η)。藉此，第二稳定下拉电路215a可以根据节点Κ(η)的电位而决定是否导通驱动节点Q(η)与启始信号ST (η)之间的电性通路。
[0076]在本实施例中，第一驱动节点控制电路230a包括一个晶体管Τ11。晶体管Tll的栅极接收在移位暂存器20前两级的移位暂存器所产生的启始信号ST(n-2)，其第一通路端接收在移位暂存器20前两级的移位暂存器所产生的输出信号G(n-2)，而其第二通路端则电性耦接至驱动节点Q(ri)。藉此，晶体管Tll就可以根据启始信号ST(n-2)来决定是否导通输出信号G(n-2)与驱动节点Q(n)之间的电性通路。从另一个角度来看，在本实施例中的启始信号ST(n-2)就相当于图2所示的实施例中的上拉控制信号B，而输出信号G(n-2)就相当于图2所示的实施例中的第一控制信号A，于是第一驱动节点控制电路230a就可以根据启始信号ST(n-2)的电位来决定是否将输出信号G(n-2)传递至驱动节点Q(η)。
[0077]在本实施例中，第一输出端控制电路220a包括晶体管T12与T21。晶体管T21的栅极电性耦接至驱动节点Q(n)，其第一通路端接收时脉信号HC1，第二通路端电性耦接至第一输出端225a以适时地上拉第一输出端225a的电位而改变输出信号G (η)的电位。也就是说，藉由驱动节点Q(η)以及时脉信号HCl的变化，就可以控制第一输出端控制电路220a提供至第一输出端225a的输出信号G(η)的电位；或者，从另一个角度来看，第一输出端控制电路220a就是根据驱动节点Q(η)的电位而决定是否将时脉信号HCl的电位传递至第一输出端225a而成为输出信号G (η)的一部份。
[0078]除此之外，第一输出端控制电路220a中的晶体管Τ12的栅极电性耦接至驱动节点Q (η)，其第一通路端接收时脉信号HCl，第二通路端则提供启始信号ST (η)。
[0079]或者，从另一个角度来看，提供启始信号ST (η)的晶体管Τ12的第二通路端可以被视为第二输出端，而晶体管Τ12对第二通路端的作用则相当于晶体管Τ21对第一输出端225a的作用。据此，可将晶体管T21单独视为第一输出端控制电路220a，并将晶体管T12视为第二输出端控制电路。实际上，这两个输出端上拉电路彼此之间的运作是独立而不互相干扰的。
[0080]以下将配合时序图以简要说明第一输出端控制电路、第一输出端、第一驱动节点控制电路以及第二驱动节点控制电路之间的运作方式。请一并参照图3、图6A与图6B，其中，图6A是根据本发明一实施例的时脉信号的时序图，而图6B则是此实施例中的第一级移位暂存器中所使用到的部分信号的时序图。
[0081]如图6A所示，在本实施例中，提供至第η级移位暂存器的时脉信号以标号HCn表示，且对相接续的两个依序驱动的移位暂存器所提供的时脉信号之间存在着时间上的部分重叠。此外，间隔一个移位暂存器的两个时脉信号则没有时间上的重叠。举例来说，提供至第一级移位暂存器的时脉信号HCl与提供至第二级移位暂存器的时脉信号HC2存在部分重叠，时脉信号HC2与提供至第三级移位暂存器的时脉信号HC3存在部分重叠，而时脉信号HCl与时脉信号HC3则不相重叠。以此类方式提供的时脉信号可被应用在显示器显示二维影像的情境之中。此外，由于篇幅所限，图6Α中仅表示出提供至第一至八级移位暂存器的时脉信号HCl~HC8，而从第九级移位暂存器开始所接收的时脉信号则没有具体呈现于图式中。但根据本实施例的运作模式，可以重复将时脉信号HCl~HC8提供至包括第九级移位暂存器在内的第九级移位暂存器之后的移位暂存器。换句话说，时脉信号HCl会被提供至第(l+8*m)级移位暂存器，m为大于等于O的整数，时脉信号HC2会被提供至第(2+8*m)级移位暂存器，时脉信号HC3会被提供至第(3+8*m)级移位暂存器，时脉信号HC4会被提供至第(4+8*m)级移位暂存器，时脉信号HC5会被提供至第(5+8*m)级移位暂存器，时脉信号HC6会被提供至第^+8*m)级移位暂存器，时脉信号HC7会被提供至第(7+8*m)级移位暂存器，时脉信号HC8会被提供至第(8+8*m)级移位暂存器。
[0082]请一并参照图3、图6A与图6B，在所示时序之初，第一驱动节点控制电路230a会接收前两级移位暂存器所提供的启始信号ST(l-2)与输出信号G(l-2)，并且因为这两者皆处于高电平，所以输出 信号G(l-2)会被传递到驱动节点Q(I)而使驱动节点Q(I)向上推升至第一电压电平V1，进而导通晶体管T12与T21，使启始信号ST(I)与输出信号G(I)的电位约略与时脉信号HCl同步，同样处于逻辑低的状态。在此，提供至第一级移位暂存器的启始信号ST(l-2)与输出信号G(l-2)有许多种产生方式:其一是利用虚拟兀件(dummy element)模拟出在第一级移位暂存器前两级所产生的启始信号ST(1_2)与输出信号G(l-2)，之后再将所模拟出的信号提供给第一级移位暂存器使用；另一种则是由前一帧画面的最后几级移位暂存器来提供所需要的启始信号ST (1-2)与输出信号G(l-2)。实做上还有其他的信号产生方法，由于篇幅限制，在此不一一说明。
[0083]在驱动节点Q(I)被推升到第一电压电平V1之后，随着控制第一驱动节点控制电路230a的启始信号ST(l-2)的电位下降，晶体管Tll会被截止，驱动节点Q(I)会处于浮接的状态(此时晶体管T41、T42与T43同样为截止状态)。在这种状态下，随着时脉信号HCl被致能，驱动节点Q(I)就会因为电容耦合效应而被随之向上推升到一个第二电压电平V2。在此同时，由于晶体管T12与T21保持导通，所以启始信号ST(I)与输出信号G(I)的电位约略与时脉信号HCl同步，同样处于逻辑高的状态。
[0084]接下来，随着时脉信号HCl回落到逻辑低状态，驱动节点Q(I)也会从第二电压电平V2回落到先前的第一电压电平V115在此同时，由于晶体管T12与T21仍保持于导通状态，所以启始信号ST⑴与输出信号G(I)的电位变化趋势也会朝着回落到与时脉信号HCl逻辑低状态时约略相同的电位的方向演变。
[0085]如上所述，在输出信号G(I)开始回落之前，第一级移位暂存器所产生的各信号与所输入的信号之间的关系已经十分清楚。整体来说，在本实施例中，驱动节点Q(I)的电位在时脉信号HCl由逻辑低状态上升到逻辑高状态的前一个时脉会先被向上推升到第一电压电平V1并维持一个时脉(这个时间区间在之后称为第一期间E1);而在时脉信号HCl被致能的同时，驱动节点Q(I)的电位会被向上推升到第二电压电平％并维持一个时脉(这个时间区间在之后称为第二期间E2);之后，在时脉信号HCl从逻辑高状态回落到逻辑低状态的时候，驱动节点Q(I)也随着回到第一电压电平V1并维持一个时脉(这个时间区间在之后称为第三期间E3)，并在下一个时脉回到非致能状态。再者，本实施例中的输出信号G(I)及启始信号ST(I)的变化约略与时脉信号HCl同步。
[0086]根据上述，可以整理出在第一级移位暂存器的第二驱动节点控制电路240a中所使用到的驱动节点Q(n+4)，也就是第五级驱动节点Q(5)，的电位，以及输出信号G(n+2)，也就是第三级输出信号G (3)，的电位，为如图6B所示的方式存在。
[0087]请一并参照图3与图6B，在驱动节点Q(I)从第二电压电平V2回到第一电压电平V1，或者相当于时脉信号HC3转变到逻辑高状态的时候，用来控制第二驱动节点控制电路240a的晶体管T41是否导通的驱动节点Q(5)会被推升到第一电压电平Vp在此同时，输出信号G(3)会被推升到约略与时脉信号HC3的逻辑高状态相同的电位。在此状态下，驱动节点Q(5)正被推升到第一电压电平％。而由于一般时脉信号HCn高逻辑状态的电平高于第一电压电平V1，因此晶体管T41会将电荷从接收输出信号G(3)的那一端传递到电性耦接至驱动节点Q(I)的那一端。
[0088]换句话说，在驱动节点Q(I)处于第三期间E3内的时候，驱动节点Q(I)并非处于浮接状态。藉此，除了可以避免其他信号或漏电现象对节点Q(I)造成影响之外，也可以加快输出信号G(i)的下拉速度。
[0089]最后，在前述驱动节点Q(I)的第三期间E3之后，驱动节点Q(5)的电位会先被上推至第二电压电平V2，之后再逐步被下拉回非致能状态(这一段时间区段后称第一回复期间)。由于在这一段第一回复期间内，晶体管T41都保持在导通的状态，所以驱动节点Q(I)与输出信号G(3)之间都保持电性导通。更详细地说，在驱动节点Q(5)的电位被上推到第二电压电平V2的期间内，由于晶体管T41的栅极受到极高电位的驱动，所以驱动节点Q(I)到输出信号G(3)之间的电性通路会开到最大，藉此达到快速下拉驱动节点Q(I)电位的目的(因为此时输出信号G(3)为低电位)。
[0090]借着快速下拉驱动节点Q(I)的电位，还可以进一步防止在高频驱动的时候将其他信号传递或耦合到输出信号G(I)上而造成移位暂存器的误动作。
[0091]同样的操作原理可适用于图4与图5所示的实施例中。请参照图4，其为根据本发明另一实施例的移位暂存器的电路图。图4所示的实施例与图3所示的实施例的差别在于:图4中晶体管Tll的栅极所接收的是输出信号G(n-2)，而图3中晶体管Tll的栅极所接收的则是启始信号ST(n-2)。由上述的说明可知，启始信号ST(n-2)与输出信号G(n_2)的致能期间约略相同，故晶体管Tll的栅极所接收的究竟是启始信号ST(n-2)还是输出信号G (n-2)，对于移位暂存器40的运作来说并不会有根本上的改变。因此，在此将不重复叙述图4所示的实施例的运作过程。[0092]另请参照图5，其为根据本发明再一实施例的移位暂存器的电路图。图5的实施例与图3的实施例的差别在于:在图5中，移位暂存器50的晶体管Tll的第一通路端所接收的是启始信号ST (n-2)，而图3中晶体管Tll的第一通路端所接收的则是输出信号G(n_2)。但由上述的说明可知，启始信号ST(n-2)与输出信号G(n-2)的致能期间约略相同，故晶体管Tll的通路端所接收的究竟是启始信号ST(n-2)还是输出信号G(n-2)，对于移位暂存器50的运作来说并不会有根本上的改变。因此，在此将不重复叙述图5所示的实施例的运作过程。
[0093]虽然上述实施例都是以相差二级以上的移位暂存器的输出信号及/或启始信号为当级移位暂存器的输入，但这并不代表前述实施例所示的电路仅能运用于该等情境之中。
[0094]请参照图7A，其为根据本发明又一实施例的时脉信号的时序图。在本实施例中，提供至第η级移位暂存器的时脉信号以标号HCn表示，且提供到被连续驱动的两个移位暂存器的两个时脉信号的致能期间并不互相重叠。举例来说，时脉信号HCl与时脉信号HC2的致能期间并不互相重叠，时脉信号HC2与时脉信号HC3的致能期间也并不互相重叠。同样的，以此类方式提供的时脉信号也可以应用在显示器显示二维影像的情境中。此外，由于篇幅所限，图7Α中仅表示出提供至第一至六级移位暂存器的时脉信号HCl?HC6，而从第七级移位暂存器开始所接收的时脉信号则没有具体呈现于图式中。但根据本实施例的运作模式，可以重复将时脉信号HCl?HC6提供至包括第七级移位暂存器在内的第七级移位暂存器之后的移位暂存器。换句话说，时脉信号HCl会被提供至第(l+6*m)级移位暂存器，m为大于等于O的整数，时脉信号HC2会被提供至第(2+6*m)级移位暂存器，时脉信号HC3会被提供至第(3+6*m)级移位暂存器，时脉信号HC4会被提供至第(4+6*m)级移位暂存器，时脉信号HC5会被提供至第(5+6*m)级移位暂存器，时脉信号HC6会被提供至第(6+6*m)级移位暂存器。
[0095]接下来请同时参照图7B与图7C，其中图7B为根据本发明又一实施例的第一级移位暂存器中所使用到的部分信号的时序图，图7C则是根据本发明又一实施例的移位暂存器的电路图。图7C所示的实施例与图3所示的实施例的差异在于:晶体管Tll与晶体管T41所接收的信号并不相同。如图7C所示，移位暂存器70的晶体管Tll的第一通路端接收的是在本级移位暂存器的前一级移位暂存器所产生的输出信号G(η-1)，且晶体管Tll的栅极接收的是在本级移位暂存器的前一级移位暂存器所产生的启始信号ST(n-l);再者，晶体管T41的第二通路端接收本级移位暂存器的后一级移位暂存器所产生的输出信号G(n+1)，且晶体管T41的栅极接收的是在本级移位暂存器的后两级移位暂存器的驱动节点Q(n+2)的电位。
[0096]由于移位暂存器70中的其他电路元件，包括第一稳定下拉控制电路、第二稳定下拉控制电路、第一稳定下拉电路以及第二稳定下拉电路等都与图3所示的实施例中的电路元件具有相同的连接关系，而且相关的电路结构与运作功能也与图3所示的移位暂存器30相同，故在此不再赘述。
[0097]以下以第一级移位暂存器为例进行说明，因此图式中的参数η将直接以I代入。请一并参照图7Α、图7Β与图7C，在所示时序之初，晶体管Tll会接收前一级移位暂存器所提供的启始信号ST(1-1)与输出信号G(l-l)，并且因为这两者皆处于高电平，所以输出信号G(1-1)会被传递到驱动节点Q(I)而使驱动节点Q(I)被向上推升至第一电压电平V1并持续一段时间(这一段时间后称第四期间E4)。随着驱动节点Q(I)的电位被推升到第一电压电平V1，晶体管T12与T21会被导通，因此启始信号ST(I)与输出信号G(I)的电位将约略与时脉信号HCl同步变化，亦即，同样处于逻辑低的状态。同样的，提供至第一级移位暂存器的启始信号ST(1-1)与输出信号G(1-1)有许多种产生方式:其一是利用虚拟元件模拟出在第一级移位暂存器的前一级移位暂存器所产生的启始信号ST(1-1)与输出信号G(1-1)，之后再将所模拟出的信号提供给第一移位暂存器使用；另一种则是由前一帧画面的最后一级移位暂存器来提供所需要的相关信号。还有许多其他的信号产生方式，限于篇幅就不一一介绍。
[0098]在第四期间E4结束时，随着启始信号ST(1-1)的电位下降，晶体管Tll会被截止，而驱动节点Q(I)就处于浮接的状态(此时晶体管T41、T42与T43同样为截止状态)。在这种状态下，随着时脉信号HCl被致能，驱动节点Q(I)就会被向上推升到第二电压电平V2并持续一段时间(这一段时间后称第五期间E5)。在此同时，由于晶体管T12与T21保持导通，所以启始信号ST(I)与输出信号G(I)的电位约略与时脉信号HCl同步，同样处于逻辑高的状态。
[0099]接下来，随着时脉信号HCl回落到逻辑低状态，驱动节点Q(I)也会从第二电压电平V2回落到先前的第一电压电平V1并持续一段时间(这一段时间后称为第六期间E6)。在此同时，由于晶体管T12与T21仍保持于导通状态，所以启始信号ST(I)与输出信号G(I)的电位变化趋势也会朝着回落到与时脉信号HCl逻辑低状态时约略相同的电位的方向演变。
[0100]如上所述，在输出信号G(I)开始回落之前，第一级移位暂存器所产生的各信号与所输入的信号之间的关系已经十分清楚。整体来说，在本实施例中，驱动节点Q(I)的电位会先在第四期间E4被向上推升到第一电压电平V1，接下来在第五期间E5会被进一步向上推升到第二电压电平V2，之后在第六期间E6再度回到第一电压电平V1，并在下一个时脉回到非致能状态。再者，本实施例中的输出信号G(I)及启始信号ST(I)的变化约略与时脉信号HCl同步。
[0101]根据上述，可以推得当级移位暂存器的后两级移位暂存器的驱动节点Q(3)的电位，以及当级移位暂存器的后一级移位暂存器的输出信号G(2)的电位为如图7B所示的变化方式。
[0102]请一并参照图7B与图7C，在驱动节点Q(I)从第二电压电平V2回到第一电压电平V1，或者相当于时脉信号HC2转变到逻辑高的时候，用来控制晶体管T41 (在本实施例中，晶体管T41相当于第二驱动节点控制电路)是否导通的驱动节点Q(3)的电位会被推升到第一电压电平％。在此同时,输出信号G(2)会被推升到约略与时脉信号HC2的逻辑高状态相同的电位。由于驱动节点Q(3)的电位(一般而言前述的第一电压电平V1约为25伏特，第二电压电平V2约为60伏特)与输出信号G (2)的电位(一般在30伏特到-10伏特之间震荡)都在高电位的状态，所以对于晶体管T41来说，正电荷将会从接收输出信号G(2)的第二通路端补充到电性耦接至驱动节点Q(I)的第一通路端。于是，在驱动节点Q(I)处于第六期间E6内的时候，驱动节点Q(I)并非处于浮接状态。藉此，除了可以避免其他信号或漏电现象对节点Q(I)造成影响之外，也可以加快输出信号G(I)的下拉速度。
[0103]在前述第六期间^之后，输出信号G(2)会被拉至非致能状态，而驱动节点Q(3)的电位则会先被上推至第二电压电平V2，之后再逐步被下拉回非致能状态(这一段时间区段后称第二回复期间)。由于在这一段第二回复期间内，晶体管T41都保持在导通的状态，所以驱动节点Q(I)与输出信号G(2)之间都保持电性导通。更详细地说，在驱动节点Q(3)的电位被上推到第二电压电平V2的期间内，由于晶体管T41的栅极受到极高电位的驱动，所以驱动节点Q(I)到输出信号G(2)之间的电性通路会开到最大，藉此达到快速下拉驱动节点Q(I)电位的目的(因为此时输出信号G(2)为非致能状态下的低电位)。而借着快速下拉驱动节点Q(I)的电位，还可以进一步防止在高频驱动的时候将其他信号传递或耦合到输出信号G(I)上而造成移位暂存器的误动作。
[0104]综合上述实施例，在当级移位暂存器的第一控制信号与第二控制信号为前N级移位暂存器的输出信号G(n-N)及/或启始信号ST(n-N)的时候，当级移位暂存器所使用的第三控制信号会是当级移位暂存器的后N级的移位暂存器所提供的输出信号G(n+N)，且当级移位暂存器的第四控制信号会是当级移位暂存器的后2N级的移位暂存器的驱动节点Q(n+2N)的电位。其中N为自然数。
[0105]除了前述的时脉信号序列之外，部分实施例所呈现的电路尚可运用于其他类型的时脉信号序列。举例来说，请参照图8A，其为根据本发明的再一实施例所使用的时脉信号时序图。其中，提供至第η级移位暂存器的时脉信号以标号HCn表示，且此类时脉信号可运用于显示装置显示三维影像的情境里。在本实施例中，各时脉信号在同一帧画面中会提供两个脉波，而这两个脉波中间相距一个脉波的时间长度；再者，时脉信号以连续驱动的两者为一组，同一组中的时脉信号为相同波形及相同相位，相邻的两组时脉信号组之间相差约半个脉波的时间长度。举例来说，时脉信号HCl与时脉信号HC2合为一组时脉信号组，时脉信号HC3与时脉信号HC4合为一组时脉信号组；同一组中的时脉信号HCl与时脉信号HC2具有相同的波形以及相同的相位，且在两个连续的脉波之间间隔有约一个脉波的时间长度，而分属相邻的两组时脉信号组中的时脉信号HCl与时脉信号HC3则相差约半个脉波的时间长度。此外，由于篇幅 所限，图8Α中仅表示出提供至第一至八级移位暂存器的时脉信号HCl~HC8，而从第九级移位暂存器开始所接收的时脉信号则没有具体呈现于图式中。但根据本实施例的运作模式，可以重复将时脉信号HCl~HC6提供至包括第七级移位暂存器在内的第七级移位暂存器之后的移位暂存器。换句话说，时脉信号HCl会被提供至第(l+8*m)级移位暂存器，m为大于等于O的整数，时脉信号HC2会被提供至第(2+8*m)级移位暂存器，时脉信号HC3会被提供至第(3+8*m)级移位暂存器，时脉信号HC4会被提供至第(4+8*m)级移位暂存器，时脉信号HC5会被提供至第(5+8*m)级移位暂存器，时脉信号HC6会被提供至第^+8*m)级移位暂存器，时脉信号HC7会被提供至第(7+8*m)级移位暂存器，时脉信号HC8会被提供至第(8+8*m)级移位暂存器。
[0106]接下来请同时参照图3、图8A与图8B，其中图8B为根据本发明再一实施例的第一级移位暂存器中所使用到的部分信号的时序图。以下以第一级移位暂存器为例进行说明，因此图式中的参数η将直接以I代入。此外，如第一稳定下拉控制电路200a、第二稳定下拉控制电路205a、第一稳定下拉电路210a以及第二稳定下拉电路215a等电路元件，其大体运作功能与上述各实施例大同小异，在此就不多做说明。
[0107]在图SB所示时序之初，图3所示的移位暂存器30的第一驱动节点控制电路230a会接收前两级移位暂存器所提供的启始信号ST(l-2)与输出信号G(l-2)，并且因为这两者皆处于高电平，所以输出信号G(l-2)会被传递到驱动节点Q(I)而使驱动节点Q(I)向上推升至第一电压电平V1，进而导通晶体管T12与T21，使启始信号ST(I)与输出信号G(I)的电位约略与时脉信号HCl同步，同样处于逻辑低的状态。在此需注意的是，由于此实施例中所使用的时脉信号是以如图8A所示般的方式提供，所以第一级移位暂存器所接收的前两级移位暂存器所使用的时脉信号，实际上仅与第一移位暂存器所使用的时脉信号HCl相差半个脉波的时间长度，再加上启始信号与输出信号都约略与时脉信号的第一个脉波同步，所以启始信号ST (1-2)与输出信号G(1-2)都会约略在时脉信号HCl在此帧画面中首次被致能的半个脉波时间长度之前，被推升到高电平并维持一段时间(这一段时间在之后被称为第七期间4)。据此，驱动节点Q(I)的电位会在时脉信号HCl在此帧画面的第一个脉波前约半个脉波时间长度之处，开始被向上推升。相较起来，前几个实施例的驱动节点Q(I)的电位则是在时脉信号HCl的脉波前约一个脉波时间长度之处开始被向上推升。
[0108]在第七期间E7的最后，由于时脉信号HCl从逻辑低状态转变为逻辑高状态，所以驱动节点Q(I)的电位会因为晶体管T12与晶体管T21的耦合效应而被向上推升至第二电压电平％并持续一段时间(这一段时间在之后被称为第八期间E8)。其中，在第八期间E8初期，也就是晶体管Tll因为启始信号ST(l-2)与输出信号G(l-2)都处于高电平而持续被导通的时候，由于晶体管Tll的栅极与第一通路端之间的电位差接近于零，并且晶体管Tll的两个通路端之间的电位差较小，所以晶体管Tll的流通电流值很低，藉此可使被推升至第二电压电平V2的驱动节点Q(I)的电位不会有过大的电位变化。
[0109]到了第八期间E8的中期，因为使用于本级暂存器的前两级暂存器的时脉信号(若以代号指称，可标记为HC(l-2))转为逻辑低状态，所以启始信号ST(l-2)与输出信号G(1-2)也就随之转为低电位，进而使得晶体管Tll被截止。
[0110]同时，在第八期间E8的中期，本级暂存器的后四级移位暂存器的驱动节点Q(5)的电位已经开始被推升至第一电压电平V1，而且晶体管T41的一个通路端所接收的输出信号G(3)也随着时脉信号HC3的变化而被推升至代表致能的高电位。如前所述，在一般的设计条件下，各驱动节点Q(I)或Q(5)的第一电压电平V1约略为25伏特，第二电压电平约略为60伏特，而输出信号的高电位则约为30伏特，因此晶体管T41所受到的偏压，不管是栅极-源极偏压或者是栅极-漏极偏压，两者明显都小于零。于是，晶体管T41同样也处于被截止的状态。
[0111]因此，在第八期间E8的中期之后，由于等同于处在浮接的状态，所以驱动节点Q(I)的电位将大致维持稳定。
[0112]在第八期间E8的最后，由于时脉信号HCl从逻辑高状态转变为逻辑低状态，因此驱动节点Q(I)的电位将因为耦合效应而回降到约略等同于前述的第一电压电平V1并持续一段时间(这一段时间在之后称为第九期间E9)。很明显的，在第九期间E9中由于驱动节点Q(I)还被维持在第一电压电平V1，所以晶体管T21仍可维持开启，并因此对输出信号G(I)提供一条放电路径。在此同时，随着驱动节点Q(5)的电位被推升至第二电压电平，晶体管T41将被导通，因此驱动节点Q(I)的电位将受到输出信号G(3)的影响。换言之，借着调整输出信号G(3)的波形，就可以改变驱动节点Q(I)的电位在第九期间E9内的变化方式。
[0113]若以现有技术所使用的移位暂存器来看，驱动节点Q(I)的电位将在第八期间E8的最后被直接拉低而往一开始的低电位趋近。因此在前述的第九期间E9中，现有技术所使用的移位暂存器无法利用晶体管T21做为输出信号G(I)的放电路径，输出信号G(I)的唯一一条放电路径就是晶体管T31。也就是这个原因，旧有移位暂存器中的晶体管T31的尺寸必须设计的非常庞大才足以因应高频率操作的放电速度需求。反过来看，若是采用此实施例中的设计模式，晶体管T31与晶体管T21就可以同时做为输出信号G(I)的放电路径。既然晶体管T31已经不是输出信号G(I)的唯一一条放电路径，那么在维持同样放电速度的前提下，就可以大幅度的减少晶体管T31的尺寸，使整体电路的尺寸进一步地缩减。
[0114]此外，同样的，在驱动节点Q(I)处于第九期间E9内的时候，驱动节点Q(I)并非处于浮接状态。藉此，除了可以避免其他信号或漏电现象对节点Q(I)造成影响之外，也可以如上所述般利用晶体管T21来加快输出信号G(I)的下拉速度。
[0115]最后，在每帧画面中的每一时脉信号的第二个脉波，实际上并不会对所对应的移位暂存器的上述操作造成额外的影响，故在此不多加讨论。
[0116]从另一个角度来看，本发明的前述各实施例提供了一个驱动移位暂存器群组的方法，其中，此移位暂存器群组使用至少一个前述实施例所提供的移位暂存器。
[0117]请参照图9，其为根据本发明一实施例用于驱动移位暂存器群组的方法的流程图。在本实施例中，首先先致能移位暂存器所对应的第一控制信号(步骤S900)，在第一控制信号被致能经过一段时间之后，再转而禁能第一控制信号并致能时脉信号(步骤S902)。时脉信号被致能经过一段时间之后会转为禁能状态，此时再致能前述的第三控制信号，并视需求而调整前述的第四控制信号的电位，以使驱动节点的电位接近先前被致能时的第一控制信号的电位(步骤S904)。而在步骤S904的后一段时间，再禁能第三控制信号(步骤S906)。
[0118]前述方法是整理先前各实施例后综合而得，并不限仅能用于特定的实施例中。图6A、图7A与图8A所示的时序图都能适用于所述的流程之中。
[0119]藉由上述的实施例，移位暂存器的效能将能得到有效地改善。请参照图10，其为根据本发明一实施例的移位暂存器的驱动节点波形与现有技术的移位暂存器的驱动节点波形比较图。在图10中，使用本发明实施例所提供的移位暂存器时所造成的当级移位暂存器的驱动节点Q(n)的电位波形以实线表示，而使用现有技术的移位暂存器时所造成的当级移位暂存器的驱动节点Q(η)的电位波形则以虚线表示。如图10所示，以实线表示的波形仅需要2.75微秒就可以达到逻辑低电位，而以虚线表示的波形则需要约4.65微秒才能达到逻辑低电位。由此可知，利用本发明实施例所提供的移位暂存器的确可以增快驱动节点的下拉速度。
[0120]另请参照图11，其为根据本发明另一实施例的移位暂存器的驱动节点波形与现有技术的移位暂存器的驱动节点波形比较图。或者，更进一步地说，图11所示者为使用如图8Α适用于显示三维影像的时脉信号所得的结果。同样的，在图11中，使用本发明实施例所提供的移位暂存器时所造成的当级移位暂存器的驱动节点Q(n)的电位波形以实线表示，而使用现有技术的移位暂存器时所造成的当级移位暂存器的驱动节点Q(n)的电位波形则以虚线表示。如图11所示，以实线表示的波形仅需要3.04微秒就可以达到逻辑低电位，而以虚线表示的波形则需要约4.85微秒才能达到逻辑低电位。由此可知，利用本发明实施例所提供的移位暂存器的确可以增快驱动节点的下拉速度。
[0121]最后再请参照图12，其为根据本发明一实施例的移位暂存器的输出信号波形与现有技术的移位暂存器的输出信号波形比较图。在图12中，使用本发明实施例所提供的移位暂存器时所造成的当级移位暂存器的输出信号G(n)的电位波形以实线表示，而使用现有技术的移位暂存器时所造成的当级移位暂存器的输出信号G(n)的电位波形则以虚线表示。如图12所示，以实线表示的波形仅需要3.26微秒就可以达到逻辑低电位，而以虚线表示的波形则需要约6.38微秒才能达到逻辑低电位。由此可知，利用本发明实施例所提供的移位暂存器的确可以增快输出信号的下拉速度。
[0122]当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
【权利要求】
1.一种移位暂存器群组，包括多个移位暂存器，所述移位暂存器以级连方式依序相接且各自提供一输出信号，其特征在于，每一所述移位暂存器包括: 一第一输出端，提供该输出信号； 一第一输出端控制电路，电性耦接至该第一输出端，该第一输出端控制电路接收一时脉信号，并根据一驱动节点的电位而决定是否将该时脉信号传递至该第一输出端； 一第一驱动节点控制电路，电性耦接至该驱动节点，该第一驱动节点控制电路接收一第一控制信号，并根据一第二控制信号而决定是否将该第一控制信号传递至该驱动节点；以及一第二驱动节点控制电路，电性耦接至该驱动节点，该第二驱动节点控制电路接收一第三控制信号，并根据一第四控制信号而决定是否将该第三控制信号传递至该驱动节点，其中，所述移位暂存器中的一第一移位暂存器的该第三控制信号为该第一移位暂存器的后N级的该移位暂存器所提供的该输出信号，且该第一移位暂存器的该第四控制信号为该第一移位暂存器的后2N级的该移位暂存器的该驱动节点的电位，N为自然数。
2.根据权利要求1所述的移位暂存器群组，其特征在于，该第二驱动节点控制电路包括: 一晶体管，该晶体管包括一控制端、一第一通路端以及一第二通路端，该控制端接收该第四控制信号，该第一 通路端电性耦接至该驱动节点，该第二通路端接收该第三控制信号。
3.根据权利要求1或2所述的移位暂存器群组，其特征在于，每一所述移位暂存器还包括: 一第二输出端，提供一启始信号；以及 一第二输出端控制电路，电性耦接至该第二输出端，该第二输出端控制电路接收该时脉信号，并根据该驱动节点的电位而决定是否将该时脉信号传递至该第二输出端， 其中，该第一移位暂存器的该第一控制信号是该第一移位暂存器的前N级的该移位暂存器所输出的该启始信号，且该第一移位暂存器的该第二控制信号也是该第一移位暂存器的前N级的该移位暂存器所输出的该启始信号。
4.根据权利要求1或2所述的移位暂存器组，其特征在于，该第一移位暂存器的该第一控制信号是该第一移位暂存器的前N级的该移位暂存器的该输出信号。
5.根据权利要求4所述的移位暂存器组，其特征在于，该第一移位暂存器的该第二控制信号是该第一移位暂存器的前N级的该移位暂存器的该输出信号。
6.一种移位暂存器群组，包括多个移位暂存器，所述移位暂存器以级连方式依序相接且各自提供一输出信号，其特征在于，每一所述移位暂存器包括: 一第一输出端，提供该输出信号； 一第一输出端控制电路，电性耦接至该第一输出端，该第一输出端控制电路接收一时脉信号，并根据一驱动节点的电位而决定是否将该时脉信号传递至该第一输出端； 一第一驱动节点控制电路，电性耦接至该驱动节点，该第一驱动节点控制电路接收一第一控制信号，并根据一第二控制信号而决定是否将该第一控制信号传递至该驱动节点；以及 一第二驱动节点控制电路，电性耦接至该驱动节点，该第二驱动节点控制电路接收一第三控制信号，并根据一第四控制信号而决定该驱动节点是否响应于该第三控制信号操作； 其中，所述移位暂存器中的一第一移位暂存器的该第三控制信号为该第一移位暂存器的后N级的该移位暂存器所提供的该输出信号，且该第一移位暂存器的该第四控制信号为该第一移位暂存器的后2N级的该移位暂存器的该驱动节点的电位，N为自然数。
7.根据权利要求6所述的移位暂存器群组，其特征在于，该第二驱动节点控制电路包括: 一晶体管，该晶体管包括一控制端、一第一通路端以及一第二通路端，该控制端接收该第四控制信号，该第一通路端电性耦接至该驱动节点，该第二通路端接收该第三控制信号。
8.—种驱动如权利要求1所述移位暂存器群组的方法，其特征在于，包括依序进行以下步骤: a.致能该第一移位暂存器所对应的该第一控制信号； b.禁能该第一移位暂存器所对应的该第一控制信号并致能该第一移位暂存器所对应的该时脉信号； c.禁能该第一移位暂存器所对应的该时脉信号，并致能该第三控制信号且使该驱动节点的电位电平接近被致能时的该第一控制信号的电位电平；以及 d.禁能该第三控制信号。
9.根据权利要求8所述的方法，其特征在于，该第一移位暂存器所对应的该时脉信号的致能期间与该第一移位暂存器的后一级的移位暂存器所对应的该时脉信号的致能期间有部分重叠，该第一移位暂存器所对应的该时脉信号的致能期间与该第一移位暂存器的前一级的移位暂存器所对应的该时脉信号的致能期间有部分重叠，且该第一移位暂存器的后一级的移位暂存器所对应的该时脉信号的致能期间与该第一移位暂存器的前一级的移位暂存器所对应的该时脉信号的致能期间不相重叠。
10.根据权利要求8所述的方法，其特征在于，所述移位暂存器以两个为一组，同一组中的该两个移位暂存器所对应的为同样的该时脉信号，包含该第一移位暂存器的一指定组所对应的该时脉信号的致能期间与该指定组的前一组所对应的该时脉信号的致能期间有部分重叠，且该指定组的前一组所对应的该时脉信号的致能期间与该指定组的后一组所对应的该时脉信号的致能期间不相重叠。
【文档编号】G09G3/20GK103985344SQ201410197185
【公开日】2014年8月13日 申请日期:2014年5月12日 优先权日:2014年3月10日
【发明者】林炜力, 董哲维, 陈嘉亨 申请人:友达光电股份有限公司