一种goa单元及驱动方法,goa电路和显示装置制造方法

一种goa单元及驱动方法,goa电路和显示装置制造方法
【专利摘要】本发明的实施例公开一种GOA单元及驱动方法，GOA电路和显示装置，涉及显示器制造领域，能够在保证GOA性能的同时减少IC的使用量，从而降低了生产成本。该GOA单元包括第一节点控制单元，第二节点控制单元和输出单元。本发明的实施例用于显示器制造。
【专利说明】—种GOA单元及驱动方法，GOA电路和显示装置

【技术领域】
[0001]本发明涉及显示器制造领域，尤其涉及一种GOA单元及驱动方法，GOA电路和显示
>J-U ρ?α装直。

【背景技术】
[0002]近些年来显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是GOA(英文:Gate Driver on Array,中文:阵列基板行驱动)的技术量产化的实现。利用GOA技术将栅极开关电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的棚极开关电路也称为GOA电路或移位寄存器电路。
[0003]GOA电路包括若干个GOA单元，每个GOA单元包含若干TFT(英文:Thin FilmTransistor,中文:薄膜晶体管，简称:晶体管)，其中，每一 GOA单元对应一条栅线，具体的每一 GOA单元的输出端连接一条栅线；由于GOA电路需要大规模的集成电路(英文:integrated circuit,简称:IC)实现，因此如何在保证GOA性能的同时控制IC的使用量成为GOA电路的发展方向。


【发明内容】

[0004]本发明的实施例提供一种GOA单元及驱动方法，GOA电路和显示装置，能够在保证GOA性能的同时减少IC的使用量，从而降低了生产成本。
[0005]为达到上述目的，本发明的实施例采用如下技术方案:
[0006]第一方面，提供一种GOA单元，包括第一节点控制单元，第二节点控制单元和输出单元；
[0007]其中，所述第一节点控制单元连接第一输入端、第二输入端、第一电平端、第二电平端、第一节点、第二节点和第四电平端，用于在第一输入端的信号控制下将第一节点的电平与所述第一电平端的信号拉齐；或者，在所述第二输入端的信号控制下将所述第一节点的电平与所述第二电平端的信号拉齐；或者在所述第二节点的控制下将所述第一节点的电平与所述第四电平端的信号拉齐；
[0008]所述第二节点控制单元连接所述第一电平端、所述第二电平端、第三电平端、所述第四电平端、第二时钟信号端、第三时钟信号端，所述第一节点和所述第二节点，用于在所述第一电平端、所述第二电平端、所述第二时钟信号端和第三时钟信号端的控制下将所述第二节点的电压与所述第三电平端的信号拉齐；或者在所述第一节点的控制下将所述第二节点的电压与所述第四电平端拉齐；
[0009]所述输出单元连接输出端、第一时钟信号端、所述第一节点，所述第二节点和所述第四电平端，用于在所述第一节点的控制下将所述第一时钟信号端的信号在所述输出端输出；或者在所述第二节点的控制下将所述输出端的电平与所述第四电平端拉齐。
[0010]可选的，所述第一节点控制单元包括:
[0011]第一晶体管，所述第一晶体管的栅极连接所述第一输入端，所述第一晶体管的源极连接所述第一电平端，所述第一晶体管的漏极连接所述第一节点，用于在所述第一输入端的信号控制下将所述第一节点的电压与所述第一电平端拉齐；
[0012]第二晶体管，所述第二晶体管的栅极连接所述第二输入端，所述第二晶体管的源极连接所述第二电平端，所述第二晶体管的漏极连接所述第一节点，用于在所述第二输入端的信号控制下将所述第一节点的电压与所述第二电平端拉齐；
[0013]第六晶体管，所述第六晶体管的栅极连接所述第二节点，所述第六晶体管的源极连接所述第一节点，所述第六晶体管的漏极连接所述第四电平端，用于在所述第二节点的信号控制下将所述第一节点的电压与所述第四电平端拉齐。
[0014]可选的，所述输出单元包括:
[0015]第三晶体管，所述第三晶体管的栅极连接所述第一节点，所述第三晶体管的源极连接所述第一时钟信号端，所述第二晶体管的漏极连接输出端，用于在所述第一节点的控制下在所述输出端输出所述第一时钟信号端的信号；
[0016]第四晶体管，所述第四晶体管的栅极连接所述第二节点，所述第四晶体管的源极连接所述输出端，所述第四晶体管的漏极连接所述第四电平端，用于在所述第二节点的信号控制下将所述输出端的电压与所述第四电平端拉齐。
[0017]可选的，所述输出单元还包括:
[0018]第二电容，所述第二电容的第一极连接所述第一节点，所述第二电容的第二极连接所述输出端，用于存储所述第一节点的电压。
[0019]可选的，所述第二节点控制单元包括:
[0020]第五晶体管，所述第五晶体管的栅极连接所述第一节点，所述第五晶体管的源极连接所述第二节点，所述第五晶体管的漏极连接所述第四电平端，用于在所述第一节点的信号的控制下将所述第二节点的电压与所述第四电平端拉齐；
[0021]第七晶体管，所述第七晶体管的栅极连接所述第二时钟信号端，所述第七晶体管的源极连接所述第一电平端；
[0022]第八晶体管，所述第八晶体管的栅极连接所述第三时钟信号端，所述第八晶体管的漏极连接所述第二电平端，所述第八晶体管的源极连接所述第七晶体管的漏极；
[0023]第九晶体管，所述第九晶体管的栅极连接所述第七晶体管的漏极，所述第九晶体管的源极连接所述第三电平端，所述第九晶体管的漏极连接所述第二节点；
[0024]其中所述第七晶体管用于将所述第九晶体管的栅极电压与所述第一电压端拉齐，所述第八晶体管用于将所述第九晶体管的栅极电压与所述第二电压端拉齐，所述第九晶体管用于在栅极电压的控制下将所述第二节点的电压与所述第三电平端拉齐。
[0025]可选的，所述第二节点控制单元包括:
[0026]第五晶体管，所述第五晶体管的栅极连接所述第一节点，所述第五晶体管的源极连接所述第二节点，所述第五晶体管的漏极连接所述第四电平端，用于在所述第一节点的信号的控制下将所述第二节点的电压与所述第四电平端拉齐；
[0027]第七晶体管，所述第七晶体管的栅极连接所述第一电平端，所述第七晶体管的源极连接所述第二时钟信号端；
[0028]第八晶体管，所述第八晶体管的栅极连接所述第二电平端，所述第八晶体管的漏极连接所述第三时钟信号端，所述第八晶体管的源极连接所述第七晶体管的漏极；
[0029]第九晶体管，所述第九晶体管的栅极连接所述第七晶体管的漏极，所述第九晶体管的源极连接所述第三电平端，所述第九晶体管的漏极连接所述第二节点；
[0030]其中所述第七晶体管用于将所述第九晶体管的栅极电压与所述第二时钟信号端拉齐，所述第八晶体管用于将所述第九晶体管的栅极电压与所述第三时钟信号端拉齐，所述第九晶体管用于在栅极电压的控制下将所述第二节点的电压与所述第三电平端拉齐。
[0031]可选的，所述第二节点控制单元还包括:
[0032]第一电容，所述第一电容的第一极连接所述第二节点，所述第一电容的第二极连接所述第四电平端，所述第一电容用于保持第二节点的电压。
[0033]第二方面，提供一种GOA单元的驱动方法，包括:
[0034]第一阶段，第一节点控制单元在第一输入端的信号控制下，将第一节点的电压与第一电平端拉齐；第二节点控制单元在第一节点的信号控制下将第二节点的电压与第四电平端拉齐；
[0035]第二阶段，输出单元在所述第一节点的控制下将所述第一时钟信号端的信号在所述输出端输出；第二节点控制单元在第一节点的信号控制下将第二节点的电压与第四电平端拉齐;
[0036]第三阶段，第二节点控制单元在第一电平端、第二电平端、第二时钟信号端和第三时钟信号端的控制下将第二节点的电压与所述第三电平端的信号拉齐；所述第一节点控制单元用于在所述第二节点的控制下将所述第一节点的电平与所述第四电平端的信号拉齐；所述第一节点控制单元还用于在所述第二输入端的信号控制下将所述第一节点的电平与所述第二电平端的信号拉齐；所述输出单元用于在所述第二节点的控制下将所述输出端的电平与所述第四电平端拉齐。
[0037]第三方面，提供一种GOA单元的驱动方法，包括:
[0038]第一阶段，第一节点控制单元在第二输入端的信号控制下，将第一节点的电压与第二电平端拉齐；第二节点控制单元在第一节点的信号控制下将第二节点的电压与第四电平端拉齐；
[0039]第二阶段，输出单元在所述第一节点的控制下将所述第一时钟信号端的信号在所述输出端输出；第二节点控制单元在第一节点的信号控制下将第二节点的电压与第四电平端拉齐;
[0040]第三阶段，第二节点控制单元在第一电平端、第二电平端、第二时钟信号端和第三时钟信号端的控制下将第二节点的电压与所述第三电平端的信号拉齐；所述第一节点控制单元用于在所述第二节点的控制下将所述第一节点的电平与所述第四电平端的信号拉齐；所述第一节点控制单元还用于在所述第一输入端的信号控制下将所述第一节点的电平与所述第一电平端的信号拉齐；所述输出单元用于在所述第二节点的控制下将所述输出端的电平与所述第四电平端拉齐。
[0041]第四方面，提供一种GOA电路，包括级联的至少三级GOA单元，其中所述GOA单元为上述任一 GOA单元；
[0042]其中，除第一级GOA单元和最后一级GOA单元外，每一级GOA单元的输出端连接上一级GOA单元的第二输入端和下一级GOA单元的第一输入端；
[0043]其中第一级GOA单元的输出端连接下一级GOA单元的第一输入端，所述最后一级GOA单元的输出端连接上一级GOA单元的第二输入端；
[0044]所述第一级GOA单元的第一输入端输入帧起始信号，或者所述最后一级GOA单元的第一输入端输入帧起始信号。
[0045]第五方面，提供一种显示装置，包括上述的GOA电路。
[0046]上述方案中，通过第一节点控制单元实现对第一节点电压的控制,通过第二节点控制单元实现对第二节点电压的控制，通过第一节点和第二节点对输出单元的控制在输出单元的输出端输出栅极驱动信号，能够在保证GOA性能的同时减少IC的使用量，从而降低生产成本。

【专利附图】

【附图说明】
[0047]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0048]图1为本发明的实施例提供的一种GOA电路的结构示意图；
[0049]图2为本发明的实施例提供的如图1所示的GOA电路的系统时钟信号时序状态示意图；
[0050]图3为本发明的实施例提供的一种GOA单元的结构示意图；
[0051]图4为本发明的另一实施例提供的一种GOA单元的结构示意图；
[0052]图5为本发明的又一实施例提供的一种GOA单元的结构示意图；
[0053]图6为本发明的再一实施例提供的一种GOA单元的结构示意图；
[0054]图7为本发明的另一实施例提供的一种GOA单元的结构示意图；
[0055]图8为本发明的实施例提供的一种GOA单元的驱动信号的时序状态示意图；
[0056]图9为本发明的又一实施例提供的一种GOA单元的结构示意图；
[0057]图10为本发明的再一实施例提供的一种GOA单元的结构示意图；
[0058]图11为本发明的另一实施例提供的一种GOA单元的结构示意图；
[0059]图12为本发明的又一实施例提供的一种GOA单元的结构示意图；
[0060]图13为本发明的实施例提供的一种GOA单元的驱动方法流程示意图；
[0061]图14本发明的另一实施例提供的一种GOA单元的驱动方法流程示意图。

【具体实施方式】
[0062]下面结合附图对本发明实施例提供的图像放大方法及装置进行详细描述，其中用相同的附图标记指示本文中的相同元件。在下面的描述中，为便于解释，给出了大量具体细节，以便提供对一个或多个实施例的全面理解。然而，很明显，也可以不用这些具体细节来实现所述实施例。在其它例子中，以方框图形式示出公知结构和设备，以便于描述一个或多个实施例。
[0063]本发明所有实施例中采用的开关晶体管和驱动晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为漏极、输出端为源极。此外本发明实施例所采用的开关晶体管包括P型开关晶体管和N型开关晶体管两种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管为在栅极为高电平时导通，在栅极为低电平时截止；驱动晶体管包括P型和N型，其中P型驱动晶体管在栅极电压为低电平(栅极电压小于源极电压)，且栅极源极的压差的绝对值大于阈值电压时处于放大状态或饱和状态；其中N型驱动晶体管的栅极电压为高电平(栅极电压大于源极电压)，且栅极源极的压差的绝对值大于阈值电压时处于放大状态或饱和状态。
[0064]具体的，本发明的实施例提供一种GOA电路，包括级联的至少三级GOA单元；
[0065]其中，除第一级GOA单元和最后一级GOA单元外，每一级GOA单元的输出端连接上一级GOA单元的第二输入端和下一级GOA单元的第一输入端；其中第一级GOA单元的输出端连接下一级GOA单元的第一输入端，所述最后一级GOA单元的输出端连接上一级GOA单元的第二输入端；所述第一级GOA单元的第一输入端输入帧起始信号，或者所述最后一级GOA单兀的第一输入端输入巾贞起始信号。
[0066]如图1所示，该GOA电路包括若干个级联的GOA单元，其中GOA单元SRl的输出端OUTPUT连接一条栅线OGl ；G0A单元SRl的输出端OUTPUT同时连接GOA单元SR2的第一输入端IN ；G0A单元SR2的输出端连接GOA单元SRl的第二输入端INPUT ；G0A单元SR2的输出端OUTPUT连接下一级GOA单元SR3的第一输入端IN，同时连接一条栅线0G2，其他的移位寄存器单元依照此方法连接。
[0067]每个GOA单元都有一个第一时钟信号端CLK1、一个第二时钟信号端CLK2，一个第三时钟信号端CLK3及四个电平输入端:第一电平端CN、第二电平端CNB、第三电平端VGH和第四电平端VGL;参照图1所示，通过四个系统时钟信号Clockl-4向每个GOA单元的三个时钟信号端CLK1-3提供时钟信号，其中SRl的CKl输入第一时钟信号Clockl，SRl的CK2输入第二时钟信号Clock2，SRl的CK3输入第四时钟信号Clock4 ；SR2的CKl输入第二时钟信号Clock2，SR2的CK2输入第三时钟信号Clock3，SR2的CK3输入第一时钟信号Clockl ；SR3的CKl输入第三时钟信号Clock3，SR3的CK2输入第四时钟信号Clock4，SR3的CK3输入第二时钟信号Clock2 ；SR4的CKl输入第四时钟信号Clock4，SR4的CK2输入第一时钟信号Clockl，SR4的CK3输入第二时钟信号Clock2 ；以后每4个连续的GOA单元如此循环，这里不再赘述。
[0068]其中系统时钟信号的时序状态参照图2所示，Clockl-4波形相同，Clockl-4为占空比1:3的时钟信号，Clockl-4中的每个周期均包含一个单脉冲，其中Clockl的脉冲上升沿比Clock2的脉冲上升沿提前一个单脉冲宽度；Clock2的脉冲上升沿比Clock3的脉冲上升沿提前一个单脉冲宽度；Clock3的脉冲上升沿比Clock4的脉冲上升沿提前一个单脉冲宽度，以上均所述的各个脉冲均以相同脉冲宽度为例进行说明。
[0069]在本实施例提供的GOA电路可以实现双向扫描，在正向扫描时，第一个GOA单元为SRl,则GOA单兀SRl的第一输入端IN输入一个激活脉冲信号,可选的如巾贞起始信号STV,参照图2所示，同时示出了 STV单脉冲信号与系统时钟的关系，其中STV单脉冲信号的上升沿与系统时钟Clock3的第一脉冲上升沿同步，此时最后一个GOA单元SRn的第二输入端INPUT闲置；在反向扫描时，则在最后一个GOA单元SRn的第二输入端INPUT输入一个激活脉冲信号，此时GOA单兀SRl的第一输入端IN闲置。
[0070]进一步的，本发明的实施例提供了上述GOA电路采用的GOA单元，参照图3所示，本发明的实施例提供一种GOA单元，包括第一节点控制单元31，第二节点控制单元32和输出单元33 ；
[0071]其中，所述第一节点控制单元连接第一输入端IN、第二输入端INPUT、第一电平端CN、第二电平端CNB、第一节点PU、第二节点H)和第四电平端VGL，用于在第一输入端IN的信号控制下将第一节点PU的电平与所述第一电平端CN的信号拉齐；或者，在所述第二输入端INPUT的信号控制下将所述第一节点的电平与所述第二电平端CNB的信号拉齐；或者在所述第二节点ro的控制下将所述第一节点的电平与所述第四电平端VGL的信号拉齐；
[0072]所述第二节点H)控制单元连接所述第一电平端CN、所述第二电平端CNB、第三电平端VGH、所述第四电平端VGL、第二时钟信号端CK2、第三时钟信号端CK3，所述第一节点PU和所述第二节点H)，用于在所述第一电平端CN、所述第二电平端CNB、所述第二时钟信号端CK2和第三时钟信号端CK3的控制下将所述第二节点H)的电压与所述第三电平端VGH的信号拉齐；或者在所述第一节点PU的控制下将所述第二节点ro的电压与所述第四电平端VGL拉齐；
[0073]所述输出单元连接输出端OUTPUT、第一时钟信号端CK1、所述第一节点PU，所述第二节点ro和所述第四电平端VGL，用于在所述第一节点PU的控制下将所述第一时钟信号端CKi的信号在所述输出端output输出；或者在所述第二节点ro的控制下将所述输出端OUTPUT的电平与所述第四电平端VGL拉齐。
[0074]上述方案中，通过第一节点控制单元实现对第一节点PU电压的控制，通过第二节点ro控制单元实现对第二节点ro电压的控制，通过第一节点I3U和第二节点ro对输出单元的控制在输出单元的输出端OUTPUT输出栅极驱动信号，能够在保证GOA性能的同时减少IC的使用量，从而降低生产成本。
[0075]参照图4所示，对本发明的实施例提供的GOA单元的内部器件的连接关系进行详述。
[0076]具体的，所述第一节点控制单元31包括:
[0077]第一晶体管Tl，所述第一晶体管Tl的栅极连接所述第一输入端IN，所述第一晶体管Tl的源极连接所述第一电平端CN，所述第一晶体管Tl的漏极连接所述第一节点PU，用于在所述第一输入端IN的信号控制下将所述第一节点的电压与所述第一电平端CN拉齐；
[0078]第二晶体管T2，所述第二晶体管T2的栅极连接所述第二输入端INPUT，所述第二晶体管T2的源极连接所述第二电平端CNB，所述第二晶体管T2的漏极连接所述第一节点PU，用于在所述第二输入端INPUT的信号控制下将所述第一节点的电压与所述第二电平端CNB拉齐；
[0079]第六晶体管T6，所述第六晶体管T6的栅极连接所述第二节点PD，所述第六晶体管T6的源极连接所述第一节点PU，所述第六晶体管T6的漏极连接所述第四电平端VGL，用于在所述第二节点H)的信号控制下将所述第一节点的电压与所述第四电平端VGL拉齐。
[0080]所述输出单元33包括:
[0081 ] 第三晶体管T3，所述第三晶体管T3的栅极连接所述第一节点PU，所述第三晶体管T3的源极连接所述第一时钟信号端CK1，所述第二晶体管T2的漏极连接输出端OUTPUT，用于在所述第一节点PU的控制下在所述输出端OUTPUT输出所述第一时钟信号端CKl的信号;
[0082]第四晶体管T4，所述第四晶体管T4的栅极连接所述第二节点PD，所述第四晶体管T4的源极连接所述输出端OUTPUT，所述第四晶体管T4的漏极连接所述第四电平端VGL，用于在所述第二节点ro的信号控制下将所述输出端OUTPUT的电压与所述第四电平端VGL拉齐。
[0083]可选的，参照图5所示，所述输出单元33还包括:
[0084]第二电容C2，所述第二电容C2的第一极连接所述第一节点I3U,所述第二电容C2的第二极连接所述输出端OUTPUT，用于存储所述第一节点PU的电压。
[0085]参照图4或5所示,所述第二节点控制单元32包括:
[0086]第五晶体管T5，所述第五晶体管T5的栅极连接所述第一节点PU，所述第五晶体管T5的源极连接所述第二节点ro，所述第五晶体管T5的漏极连接所述第四电平端VGL，用于在所述第一节点PU的信号的控制下将所述第二节点ro的电压与所述第四电平端VGL拉齐；
[0087]第七晶体管T7，所述第七晶体管T7的栅极连接所述第二时钟信号端CK2，所述第七晶体管T7的源极连接所述第一电平端CN ；
[0088]第八晶体管T8，所述第八晶体管T8的栅极连接所述第三时钟信号端CK3，所述第八晶体管T8的漏极连接所述第二电平端CNB，所述第八晶体管T8的源极连接所述第七晶体管T7的漏极；
[0089]第九晶体管T9，所述第九晶体管T9的栅极连接所述第七晶体管T7的漏极，所述第九晶体管T9的源极连接所述第三电平端VGH，所述第九晶体管T9的漏极连接所述第二节点PD ；
[0090]其中所述第七晶体管T7用于将所述第九晶体管T9的栅极电压与所述第一电压端CN拉齐，所述第八晶体管T8用于将所述第九晶体管T9的栅极电压与所述第二电压端CNB拉齐，所述第九晶体管T9用于在栅极电压的控制下将所述第二节点H)的电压与所述第三电平端VGH拉齐。
[0091]可选的参照图6所示，所述第二节点控制单元32还包括:
[0092]第一电容Cl，所述第一电容Cl的第一极连接所述第二节点H)，所述第一电容Cl的第二极连接所述第四电平端VGL，所述第一电容Cl用于保持第二节点ro的电压。
[0093]当然参照图7所示，提供的实施方式中，GOA单元也可同时包含Cl和C2两个电容。其中图4-7提供的GOA单元均包含9个晶体管，相对于现有技术的12T1C(12个晶体管I个电容的结构)，明显减少晶体管的数量，从而节约生产成本。
[0094]结合图8所示的时序信号状态图，对本发明的实施例提供的图7所示的GOA单元的驱动方法进行说明，其中CKl输入Clockl、CK2输入Clock2、CK3输入Clock4，以所有晶体管为高电平导通为例进行说明，CN和CNB为控制正反扫描的信号；CN为高电平且CNB为低电平时GOA单元为正向扫描，CN为低电平且CNB为高电平时GOA单元为反向扫描，VGL为负的低电平，VGH为正的高电平。
[0095]以下以正向扫描为例说明，图8为相应的信号时序；正向扫描时，CN为高电平，CNB为低电平。
[0096]在第一阶段“a”时刻，IN为高电平，Clock2为低电平、Clock4为高电平，Tl导通，CN通过Tl给C2充电，PU变为高电平，T5导通将H)节点拉至低电平；T8导通，CNB为低电平控制T9截止；
[0097]在第二阶段“b”时刻，IN为低电平，Clockl为高电平，Clock4为低电平，Tl截止，T3导通，由于C2的自举作用(Self Boost)PU的电平进一步提高，Output输出Clockl的高电平，此时T5继续导通，PD保持低电平，Output输出Clockl的高电平；
[0098]在第三阶段“c”时刻，Clock2为高电平，Clockl为低电平，T7导通，CN通过T7给T9栅极充电使得T9导通，VGH通过T9给Cl充电，H)拉高为高电平控制T4和T6同时导通给C2放电，同时INPUT为高电平，T2导通给C2放电，OUTPUT被拉低为低电平。
[0099]其中电容Cl的作用是在OUTPUT输出之后保持高电位，如果没有Cl (如图3所示)，依靠晶体管的寄生电容也可以维持ro的高电平，由于有Cl的存在可以大大降低ro节点处的噪声；同理，该电路也可同样依靠晶体管T3的寄生电容维持ro节点的电平，而不设置电容C2。以上是以正向扫描为例进行说明，反向扫描时仅是将CN调整为低电平且将CNB调整为高电平，原理类似不再赘述。
[0100]或者，可选的，参照图9-12所示，本发明的实施例提供的另一种GOA单元，包括第一节点控制单元31，第二节点控制单元32和输出单元33 ；
[0101]其中，第一节点控制单元31，第二节点控制单元32和输出单元33;第一节点控制单元31，包括三个晶体管T1、T2和T6，其中T1、T2和T6的连接关系参照图4_7对应的实施例相同，这里不再赘述。输出单元33，包括晶体管Τ3和Τ4，其中Τ1、Τ2和Τ6的连接关系参照图4-7对应的实施例相同，这里不再赘述，可选的，输出单元33，还可以包括第二电容C2，与图5和7对应的实施例相同，不再赘述。
[0102]所述第二节点控制单元32包括:
[0103]第五晶体管Τ5，所述第五晶体管Τ5的栅极连接所述第一节点PU，所述第五晶体管Τ5的源极连接所述第二节点ro，所述第五晶体管T5的漏极连接所述第四电平端VGL，用于在所述第一节点PU的信号的控制下将所述第二节点ro的电压与所述第四电平端VGL拉齐；
[0104]第七晶体管T7，所述第七晶体管T7的栅极连接所述第二时钟信号端CK2，所述第七晶体管T7的源极连接所述第一电平端CN ；
[0105]第八晶体管T8，所述第八晶体管T8的栅极连接所述第三时钟信号端CK3，所述第八晶体管T8的漏极连接所述第二电平端CNB，所述第八晶体管T8的源极连接所述第七晶体管T7的漏极；
[0106]第九晶体管T9，所述第九晶体管T9的栅极连接所述第七晶体管T7的漏极，所述第九晶体管T9的源极连接所述第三电平端VGH，所述第九晶体管T9的漏极连接所述第二节点PD ；
[0107]其中所述第七晶体管T7用于将所述第九晶体管T9的栅极电压与所述第二时钟信号端CK2拉齐，所述第八晶体管T8用于将所述第九晶体管T9的栅极电压与所述第三时钟信号端CK3拉齐，所述第九晶体管T9用于在栅极电压的控制下将所述第二节点ro的电压与所述第三电平端VGH拉齐。
[0108]可选的，参照图11、12所示第二节点控制单元32还包括第一电容Cl，所述第一电容Cl的第一极连接所述第二节点ro，所述第一电容Cl的第二极连接所述第四电平端VGL，所述第一电容Cl用于保持第二节点ro的电压。
[0109]当然参照图12所示，提供的实施方式中，GOA单元也可同时包含Cl和C2两个电容。其中图9-12提供的GOA单元均包含9个晶体管，相对于现有技术的12T1C(12个晶体管I个电容的结构)，明显减少晶体管的数量，从而节约生产成本。
[0110]结合图8所示的时序信号状态图，对本发明的实施例提供的图12所示的GOA单元的驱动方法进行说明，其中CKl输入Clockl、CK2输入Clock2、CK3输入Clock4，以所有晶体管为高电平导通为例进行说明，CN和CNB为控制正反扫描的信号；CN为高电平且CNB为低电平时GOA单元为正向扫描，CN为低电平且CNB为高电平时GOA单元为反向扫描，VGL为负的低电平，VGH为正的高电平。
[0111]以下以正向扫描为例说明，图8为相应的信号时序；正向扫描时，CN为高电平，CNB为低电平。
[0112]在第一阶段“a”，IN为高电平，Clock2为低电平、Clock4为高电平，Tl导通，CN通过Tl给C2充电，PU变为高电平，T5导通将H)节点拉至低电平；T8截止，Τ7导通，Clock2为低电平控制T9截止；
[0113]在第二阶段“b”时刻，IN为低电平，Clockl为高电平，Clock4为低电平，Tl截止，T3导通，由于C2的自举作用(Self Boost)PU的电平进一步提高，Output输出Clockl的高电平，此时T5继续导通，H)保持低电平，Output输出Clockl的高电平，T7导通，Clock2为低电平控制T9截止；
[0114]在第三阶段“c”时刻，Clock2为高电平，Clockl为低电平，T7导通，Clock2为高电平通过T7给T9栅极充电使得T9导通，VGH通过T9给Cl充电，H)拉高为高电平控制T4和T6同时导通给C2放电，同时INPUT为高电平，T2导通给C2放电，OUTPUT被拉低为低电平。
[0115]与图4-7所示的GOA单元的工作原理有区别的是，图9_12所示的GOA单元中T7在三个阶段中均处于导通状态，T8在三个阶段中均处于截止状态。
[0116]其中电容Cl的作用是在OUTPUT输出之后保持高电位，如果没有Cl (如图3所示)，依靠晶体管的寄生电容也可以维持ro的高电平，由于有Cl的存在可以大大降低ro节点处的噪声；同理，该电路也可同样依靠晶体管T3的寄生电容维持ro节点的电平，而不设置电容C2。以上是以正向扫描为例进行说明，反向扫描时仅是将CN调整为低电平且将CNB调整为高电平，此时图9-12所示的GOA单元中T8在三个阶段中均处于导通状态，T7在三个阶段中均处于截止状态，GOA单元其他部分的工作原理与上述实施例类似不再赘述。
[0117]本发明的实施例对各个开关晶体管的类型不做限制，上述实施例中是以所有晶体管均为高电平导通为例进行说明，在调整晶体管的类型时只需要相应的调整对应的信号线或信号线施加的电平信号即可，当然这里以能够实现本发明实施例提供的GOA单元的驱动方法为准，本领域技术人员在本发明实施例提供的GOA单元和驱动方法的基础上可轻易想到并实现的任一组合均在本发明的保护范围内。
[0118]如图13所示，本发明的实施例还提供了上述GOA单元的驱动方法，该驱动方法应用于正向扫描过程，包括如下步骤:
[0119]801、第一阶段，第一节点控制单元在第一输入端的信号控制下，将第一节点的电压与第一电平端拉齐；第二节点控制单元在第一节点的信号控制下将第二节点的电压与第四电平端拉齐；
[0120]802、第二阶段，输出单元在所述第一节点的控制下将所述第一时钟信号端的信号在所述输出端输出；第二节点控制单元在第一节点的信号控制下将第二节点的电压与第四电平端拉齐；
[0121]803、第三阶段，第二节点控制单元在第一电平端、第二电平端、第二时钟信号端和第三时钟信号端的控制下将第二节点的电压与所述第三电平端的信号拉齐；所述第一节点控制单元用于在所述第二节点的控制下将所述第一节点的电平与所述第四电平端的信号拉齐；所述第一节点控制单元还用于在所述第二输入端的信号控制下将所述第一节点的电平与所述第二电平端的信号拉齐；所述输出单元用于在所述第二节点的控制下将所述输出端的电平与所述第四电平端拉齐。
[0122]上述方案中，通过第一节点控制单元实现对第一节点电压的控制,通过第二节点控制单元实现对第二节点电压的控制，通过第一节点和第二节点对输出单元的控制在输出单元的输出端输出栅极驱动信号，能够在保证GOA性能的同时减少IC的使用量，从而降低生产成本。
[0123]其中可选的，所述第一节点控制单元包括:第一晶体管、第二晶体管、第六晶体管；
[0124]其中所述方法还包括:
[0125]在步骤801中，在所述第一阶段，所述第一晶体管为导通状态，所述第二晶体管为截止状态；所述第六晶体管截止状态；
[0126]在步骤802中，在所述第二阶段，所述第一晶体管为截止状态，所述第二晶体管为截止状态；所述第六晶体管截止状态；
[0127]在步骤803中，在所述第三阶段，所述第一晶体管为截止状态，所述第二晶体管为导通状态；所述第六晶体管导通状态。
[0128]可选的，所述输出单元包括:第三晶体管和第四晶体管；
[0129]其中所述方法还包括:
[0130]在步骤801中，在所述第一阶段，所述第三晶体管为截止状态，所述第四晶体管为截止状态；
[0131]在步骤802中，在所述第二阶段，所述第三晶体管为导通状态，所述第四晶体管为截止状态；
[0132]在步骤803中，在所述第三阶段，所述第三晶体管为截止状态，所述第四晶体管为导通状态。
[0133]可选的，所述输出单元包括:第五晶体管、第七晶体管、第八晶体管和第九晶体管；需要说明的是，第五晶体管、第七晶体管、第八晶体管和第九晶体管的连接关系为上述图4-7对应的实施例所述的任一 GOA单元中的连接方式；
[0134]其中，所述方法还包括:
[0135]在步骤801中，在所述第一阶段，所述第五晶体管为导通状态，所述第七晶体管为截止状态，所述第八晶体管为导通状态，所述第九晶体管的截止状态；
[0136]在步骤802中，在所述第二阶段，所述第五晶体管为导通状态，所述第七晶体管为截止状态，所述第八晶体管为截止状态，所述第九晶体管的截止状态；
[0137]在步骤803中，在所述第三阶段，所述第五晶体管为截止状态，所述第七晶体管为导通状态，所述第八晶体管为截止状态，所述第九晶体管的导通状态。
[0138]可选的，所述输出单元包括:第五晶体管、第七晶体管、第八晶体管和第九晶体管；需要说明的是，第五晶体管、第七晶体管、第八晶体管和第九晶体管的连接关系为上述图9-12对应的实施例所述的任一 GOA单元中的连接方式；
[0139]所述方法还包括:
[0140]在步骤801中，在所述第一阶段，所述第五晶体管为导通状态，所述第七晶体管为导通状态，所述第八晶体管为截止状态，所述第九晶体管的截止状态；
[0141]在步骤802中，在所述第二阶段，所述第五晶体管为导通状态，所述第七晶体管为导通状态，所述第八晶体管为截止状态，所述第九晶体管的截止状态；
[0142]在步骤803中，在所述第三阶段，所述第五晶体管为截止状态，所述第七晶体管为导通状态，所述第八晶体管为截止状态，所述第九晶体管的导通状态。
[0143]如图14所示，本发明的实施例还提供了上述GOA单元的驱动方法，该驱动方法应用于反向扫描过程，包括如下步骤:
[0144]901、第一阶段，第一节点控制单元在第二输入端的信号控制下，将第一节点的电压与第二电平端拉齐；第二节点控制单元在第一节点的信号控制下将第二节点的电压与第四电平端拉齐；
[0145]902、第二阶段，输出单元在所述第一节点的控制下将所述第一时钟信号端的信号在所述输出端输出；第二节点控制单元在第一节点的信号控制下将第二节点的电压与第四电平端拉齐；
[0146]903、第三阶段，第二节点控制单元在第一电平端、第二电平端、第二时钟信号端和第三时钟信号端的控制下将第二节点的电压与所述第三电平端的信号拉齐；所述第一节点控制单元用于在所述第二节点的控制下将所述第一节点的电平与所述第四电平端的信号拉齐；所述第一节点控制单元还用于在所述第一输入端的信号控制下将所述第一节点的电平与所述第一电平端的信号拉齐；所述输出单元用于在所述第二节点的控制下将所述输出端的电平与所述第四电平端拉齐。
[0147]上述方案中，通过第一节点控制单元实现对第一节点电压的控制,通过第二节点控制单元实现对第二节点电压的控制，通过第一节点和第二节点对输出单元的控制在输出单元的输出端输出栅极驱动信号，能够在保证GOA性能的同时减少IC的使用量，从而降低生产成本。
[0148]可选的，所述第一节点控制单元包括:第一晶体管、第二晶体管、第六晶体管；
[0149]所述方法还包括:
[0150]在步骤901中，在所述第一阶段，所述第一晶体管为截止状态，所述第二晶体管为导通状态；所述第六晶体管截止状态；
[0151]在步骤902中，在所述第二阶段，所述第一晶体管为截止状态，所述第二晶体管为截止状态；所述第六晶体管截止状态；
[0152]在步骤903中，在所述第三阶段，所述第一晶体管为导通状态，所述第二晶体管为截止状态；所述第六晶体管导通状态。
[0153]可选的，所述输出单元包括:第三晶体管和第四晶体管；
[0154]所述方法还包括:
[0155]在步骤901中，在所述第一阶段，所述第三晶体管为截止状态，所述第四晶体管为截止状态；
[0156]在步骤902中，在所述第二阶段，所述第三晶体管为导通状态，所述第四晶体管为截止状态；
[0157]在步骤903中，在所述第三阶段，所述第三晶体管为截止状态，所述第四晶体管为导通状态。
[0158]可选的，所述输出单元包括:第五晶体管、第七晶体管、第八晶体管和第九晶体管；需要说明的是，第五晶体管、第七晶体管、第八晶体管和第九晶体管的连接关系为上述图4-7对应的实施例所述的任一 GOA单元中的连接方式；
[0159]所述方法还包括:
[0160]在步骤901中，在所述第一阶段，所述第五晶体管为导通状态，所述第七晶体管为截止状态，所述第八晶体管为导通状态，所述第九晶体管的截止状态；
[0161]在步骤902中，在所述第二阶段，所述第五晶体管为导通状态，所述第七晶体管为截止状态，所述第八晶体管为截止状态，所述第九晶体管的截止状态；
[0162]在步骤903中，在所述第三阶段，所述第五晶体管为截止状态，所述第七晶体管为导通状态，所述第八晶体管为截止状态，所述第九晶体管的导通状态。
[0163]可选的，所述输出单元包括:第五晶体管、第七晶体管、第八晶体管和第九晶体管；需要说明的是，第五晶体管、第七晶体管、第八晶体管和第九晶体管的连接关系为上述图9-12对应的实施例所述的任一 GOA单元中的连接方式；
[0164]所述方法还包括:
[0165]在步骤901中，在所述第一阶段，所述第五晶体管为导通状态，所述第七晶体管为截止状态，所述第八晶体管为导通状态，所述第九晶体管的截止状态；
[0166]在步骤902中，在所述第二阶段，所述第五晶体管为导通状态，所述第七晶体管为截止状态，所述第八晶体管为导通状态，所述第九晶体管的截止状态；
[0167]在步骤903中，在所述第三阶段，所述第五晶体管为截止状态，所述第七晶体管为截止状态，所述第八晶体管为导通状态，所述第九晶体管的导通状态。
[0168]本发明的实施例提供一种显示装置，包括:上述的任一显示电路。其中，显示电路，包括像素单元、第一栅极驱动单元和第二栅极驱动单元。该显示装置可以为电子纸、手机、电视、数码相框等等显示设备。
[0169]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本【技术领域】的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
【权利要求】
1.一种GOA单元，其特征在于，包括第一节点控制单元，第二节点控制单元和输出单元; 其中，所述第一节点控制单元连接第一输入端、第二输入端、第一电平端、第二电平端、第一节点、第二节点和第四电平端，用于在第一输入端的信号控制下将第一节点的电平与所述第一电平端的信号拉齐；或者，在所述第二输入端的信号控制下将所述第一节点的电平与所述第二电平端的信号拉齐；或者在所述第二节点的控制下将所述第一节点的电平与所述第四电平端的信号拉齐； 所述第二节点控制单元连接所述第一电平端、所述第二电平端、第三电平端、所述第四电平端、第二时钟信号端、第三时钟信号端，所述第一节点和所述第二节点，用于在所述第一电平端、所述第二电平端、所述第二时钟信号端和第三时钟信号端的控制下将所述第二节点的电压与所述第三电平端的信号拉齐；或者在所述第一节点的控制下将所述第二节点的电压与所述第四电平端拉齐； 所述输出单元连接输出端、第一时钟信号端、所述第一节点，所述第二节点和所述第四电平端，用于在所述第一节点的控制下将所述第一时钟信号端的信号在所述输出端输出；或者在所述第二节点的控制下将所述输出端的电平与所述第四电平端拉齐。
2.根据权利要求1所述的GOA单元，其特征在于，所述第一节点控制单元包括: 第一晶体管，所述第一晶体管的栅极连接所述第一输入端，所述第一晶体管的源极连接所述第一电平端，所述第一晶体管的漏极连接所述第一节点，用于在所述第一输入端的信号控制下将所述第一节点的电压与所述第一电平端拉齐； 第二晶体管，所述第二晶体管的栅极连接所述第二输入端，所述第二晶体管的源极连接所述第二电平端，所述第二晶体管的漏极连接所述第一节点，用于在所述第二输入端的信号控制下将所述第一节点的电压与所述第二电平端拉齐； 第六晶体管，所述第六晶体管的栅极连接所述第二节点，所述第六晶体管的源极连接所述第一节点，所述第六晶体管的漏极连接所述第四电平端，用于在所述第二节点的信号控制下将所述第一节点的电压与所述第四电平端拉齐。
3.根据权利要求1所述的GOA单元，其特征在于，所述输出单元包括: 第三晶体管，所述第三晶体管的栅极连接所述第一节点，所述第三晶体管的源极连接所述第一时钟信号端，所述第二晶体管的漏极连接输出端，用于在所述第一节点的控制下在所述输出端输出所述第一时钟信号端的信号； 第四晶体管，所述第四晶体管的栅极连接所述第二节点，所述第四晶体管的源极连接所述输出端，所述第四晶体管的漏极连接所述第四电平端，用于在所述第二节点的信号控制下将所述输出端的电压与所述第四电平端拉齐。
4.根据权利要求3所述的GOA单元，其特征在于，所述输出单元还包括: 第二电容，所述第二电容的第一极连接所述第一节点，所述第二电容的第二极连接所述输出端，用于存储所述第一节点的电压。
5.根据权利要求1所述的GOA单元，其特征在于，所述第二节点控制单元包括: 第五晶体管，所述第五晶体管的栅极连接所述第一节点，所述第五晶体管的源极连接所述第二节点，所述第五晶体管的漏极连接所述第四电平端，用于在所述第一节点的信号的控制下将所述第二节点的电压与所述第四电平端拉齐； 第七晶体管，所述第七晶体管的栅极连接所述第二时钟信号端，所述第七晶体管的源极连接所述第一电平端； 第八晶体管，所述第八晶体管的栅极连接所述第三时钟信号端，所述第八晶体管的漏极连接所述第二电平端，所述第八晶体管的源极连接所述第七晶体管的漏极； 第九晶体管，所述第九晶体管的栅极连接所述第七晶体管的漏极，所述第九晶体管的源极连接所述第三电平端，所述第九晶体管的漏极连接所述第二节点； 其中所述第七晶体管用于将所述第九晶体管的栅极电压与所述第一电压端拉齐，所述第八晶体管用于将所述第九晶体管的栅极电压与所述第二电压端拉齐，所述第九晶体管用于在栅极电压的控制下将所述第二节点的电压与所述第三电平端拉齐。
6.根据权利要求1所述的GOA单元，其特征在于，所述第二节点控制单元包括: 第五晶体管，所述第五晶体管的栅极连接所述第一节点，所述第五晶体管的源极连接所述第二节点，所述第五晶体管的漏极连接所述第四电平端，用于在所述第一节点的信号的控制下将所述第二节点的电压与所述第四电平端拉齐； 第七晶体管，所述第七晶体管的栅极连接所述第一电平端，所述第七晶体管的源极连接所述第二时钟信号端； 第八晶体管，所述第八晶体管的栅极连接所述第二电平端，所述第八晶体管的漏极连接所述第三时钟信号端，所述第八晶体管的源极连接所述第七晶体管的漏极； 第九晶体管，所述第九晶体管的栅极连接所述第七晶体管的漏极，所述第九晶体管的源极连接所述第三电平端，所述第九晶体管的漏极连接所述第二节点； 其中所述第七晶体管用于将所述第九晶体管的栅极电压与所述第二时钟信号端拉齐，所述第八晶体管用于将所述第九晶体管的栅极电压与所述第三时钟信号端拉齐，所述第九晶体管用于在栅极电压的控制下将所述第二节点的电压与所述第三电平端拉齐。
7.根据权利要求5或6所述的GOA单元，其特征在于，所述第二节点控制单元还包括: 第一电容，所述第一电容的第一极连接所述第二节点，所述第一电容的第二极连接所述第四电平端，所述第一电容用于保持第二节点的电压。
8.—种GOA单元的驱动方法，其特征在于，包括: 第一阶段，第一节点控制单元在第一输入端的信号控制下，将第一节点的电压与第一电平端拉齐；第二节点控制单元在第一节点的信号控制下将第二节点的电压与第四电平端拉齐； 第二阶段，输出单元在所述第一节点的控制下将所述第一时钟信号端的信号在所述输出端输出；第二节点控制单元在第一节点的信号控制下将第二节点的电压与第四电平端拉齐； 第三阶段，第二节点控制单元在第一电平端、第二电平端、第二时钟信号端和第三时钟信号端的控制下将第二节点的电压与所述第三电平端的信号拉齐；所述第一节点控制单元用于在所述第二节点的控制下将所述第一节点的电平与所述第四电平端的信号拉齐；所述第一节点控制单元还用于在所述第二输入端的信号控制下将所述第一节点的电平与所述第二电平端的信号拉齐；所述输出单元用于在所述第二节点的控制下将所述输出端的电平与所述第四电平端拉齐。
9.一种GOA单元的驱动方法，其特征在于，包括: 第一阶段，第一节点控制单元在第二输入端的信号控制下，将第一节点的电压与第二电平端拉齐；第二节点控制单元在第一节点的信号控制下将第二节点的电压与第四电平端拉齐； 第二阶段，输出单元在所述第一节点的控制下将所述第一时钟信号端的信号在所述输出端输出；第二节点控制单元在第一节点的信号控制下将第二节点的电压与第四电平端拉齐； 第三阶段，第二节点控制单元在第一电平端、第二电平端、第二时钟信号端和第三时钟信号端的控制下将第二节点的电压与所述第三电平端的信号拉齐；所述第一节点控制单元用于在所述第二节点的控制下将所述第一节点的电平与所述第四电平端的信号拉齐；所述第一节点控制单元还用于在所述第一输入端的信号控制下将所述第一节点的电平与所述第一电平端的信号拉齐；所述输出单元用于在所述第二节点的控制下将所述输出端的电平与所述第四电平端拉齐。
10.一种GOA电路，其特征在于，包括级联的至少三级GOA单元，其中所述GOA单元为上述权利要求1-6任一项所述的GOA单元； 其中，除第一级GOA单元和最后一级GOA单元外，每一级GOA单元的输出端连接上一级GOA单元的第二输入端和下一级GOA单元的第一输入端； 其中第一级GOA单元的输出端连接下一级GOA单元的第一输入端，所述最后一级GOA单元的输出端连接上一级GOA单元的第二输入端； 所述第一级GOA单元的第一输入端输入帧起始信号，或者所述最后一级GOA单元的第一输入端输入巾贞起始信号。
11.一种显示装置，其特征在于，包括权利要求10所述的GOA电路。
【文档编号】G09G3/20GK104318886SQ201410602347
【公开日】2015年1月28日 申请日期:2014年10月31日 优先权日:2014年10月31日
【发明者】李付强, 胡理科 申请人:京东方科技集团股份有限公司, 鄂尔多斯市源盛光电有限责任公司