栅极驱动电路及使用该栅极驱动电路的显示装置的制作方法

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栅极驱动电路及使用该栅极驱动电路的显示装置的制造方法

技术领域

本发明涉及一种栅极驱动电路及使用该栅极驱动电路的显示装置,尤其涉及一种能够在低温环境中提高可靠性的栅极驱动电路及使用该栅极驱动电路的显示装置。



背景技术:

平板显示器的例子包括液晶显示装置(LCD)、有机发光二极管显示器(下文称为“OLED显示器”)、等离子显示面板(PDP)和电泳显示(EPD)装置。

显示装置驱动电路包括用于显示图像的像素阵列、用于给像素阵列的数据线提供数据信号的数据驱动电路、用于按顺序给像素阵列的栅极线(或扫描线)提供栅极脉冲(或扫描脉冲)的栅极驱动电路(或扫描驱动电路)、以及用于控制数据驱动电路和栅极驱动电路的时序控制器。

每个像素可包括薄膜晶体管(TFT),TFT响应于通过栅极线提供的栅极脉冲将数据线的电压提供给像素电极。栅极脉冲在栅极高电压(VGH)与栅极低电压(VGL)之间摆动。栅极高电压(VGH)被设成高于像素TFT的阈值电压,而栅极低电压(VGL)被设成低于像素TFT的阈值电压。像素的TFT响应于栅极高电压而导通。

目前正在使用将栅极驱动电路与像素阵列一起嵌入显示面板中的技术。嵌入显示面板中的栅极驱动电路被称为“GIP(面板内栅极;Gate In Panel)”。GIP电路包括移位寄存器。移位寄存器包括级联连接的多个级。各级响应于起始脉冲产生输出并且与移位时钟同步地将所述输出移位。

移位寄存器的每个级包括用于将栅极线充电的Q节点、用于将栅极线放电的QB节点、以及连接至Q节点和QB节点的开关电路。开关电路响应于起始脉冲或前级的输出而将Q节点充电,以升高栅极线的电压,并且开关电路响应于复位脉冲或后级的输出而将QB节点放电。开关电路包括具有MOSFET(金属氧化物半导体场效应晶体管;Metal Oxide Semiconductor Field Effect Transistor)结构的TFT。

为了减小显示面板的边框,用于诸如智能电话之类的移动装置的TFT的数量逐渐变少。较少数量的TFT可能导致其中未对Q节点和输出节点施加电压的浮置(floating)周期。在这些浮置周期中,Q节点和输出节点的电压随着通过寄生电容施加的时钟以及其他级的输出电压而波动。因此,由于这些浮置周期,移动装置的栅极驱动电路可能产生不稳定的输出。

TFT的器件特性可能随着DC栅极偏压应力或者操作环境的温度而变化。施加至TFT的栅极的DC电压越高以及电压施加时间越长,DC栅极偏压应力越大。DC栅极偏压应力可能使TFT的阈值电压偏移,由此减小导通电流Ion。TFT的阈值电压的偏移可能劣化画面质量并缩短显示装置的寿命。



技术实现要素:

因此,本发明涉及一种基本上避免了由于现有技术的限制和缺陷而导致的一个或多个问题的栅极驱动电路及使用该栅极驱动电路的显示装置。

本发明的目的是提供一种用于使输出电压稳定并补偿下拉晶体管上的应力的栅极驱动电路。

在下面的描述中将阐述本发明的附加特征和优点,这些特征和优点的一部分根据所述描述将是显而易见的或者可通过本发明的实施领会到。通过所撰写的说明书及其权利要求书以及附图中具体指出的结构可实现和获得本发明的这些目的和其他优点。

为了实现这些和其他优点并根据本发明的目的,如在此具体和概括描述的,一种用于显示装置的栅极驱动电路,所述显示装置具有多条栅极线,所述栅极驱动电路包括:上拉晶体管,所述上拉晶体管被配置成接收第一时钟信号并且基于Q节点的电压将输出节点充电至所述第一时钟信号的电压, 所述输出节点连接至所述栅极线中的相应一条栅极线;和开关电路,所述开关电路被配置成基于第二时钟信号将所述Q节点充电,所述开关电路具有变换器电路(inverter circuit),所述变换器电路被配置成基于所述第二时钟信号控制所述Q节点的电压,其中所述变换器电路包括第一晶体管和第二晶体管,所述第一晶体管具有被配置成经由变换器输入节点(inverter input node)接收所述第二时钟信号的栅极、连接至所述Q节点的漏极、以及被配置成接收第一低电位电压的源极;所述第二晶体管具有连接至所述变换器输入节点的漏极、连接至所述Q节点的栅极、以及被配置成接收所述第一低电位电压的源极。

在另一个方面中,一种用于显示装置的栅极驱动电路,所述显示装置具有多条栅极线,所述栅极驱动电路包括:上拉晶体管,所述上拉晶体管被配置成接收时钟信号并且基于Q节点的电压将输出节点充电至所述时钟信号的电压,所述输出节点连接至所述栅极线中的相应一条栅极线;第一下拉晶体管,所述第一下拉晶体管被配置成基于第一QB节点的电压将所述输出节点放电至第一低电位电压;和开关电路,所述开关电路被配置成控制所述Q节点的电压和所述第一QB节点的电压,其中所述第一下拉晶体管的栅极-源极电压在第一时段期间为正电压且在第二时段期间为负电压。

在其他方面中,一种显示装置,包括:显示面板,所述显示面板具有彼此交叉的数据线和栅极线以及以矩阵形式布置的像素;时序控制器,所述时序控制器被配置成提供第一时钟信号和第二时钟信号;数据驱动电路,所述数据驱动电路被配置成给所述数据线提供数据信号;和栅极驱动电路,所述栅极驱动电路被配置成给所述栅极线提供与所述数据信号同步的栅极脉冲,所述栅极驱动电路包括:上拉晶体管,所述上拉晶体管被配置成接收所述第一时钟信号并且基于Q节点的电压将输出节点充电至所述第一时钟信号的电压,所述输出节点连接至所述栅极线中的相应一条栅极线;和开关电路,所述开关电路被配置成基于所述第二时钟信号将所述Q节点充电,所述开关电路具有变换器电路,所述变换器电路被配置成基于所述第二时钟信号控制所述Q节点的电压,其中所述变换器电路包括第一晶体管和第二晶体管,所述第一晶体管具有被配置成经由变换器输入节点接收所述第二时钟信号的栅极、连接至所述Q节点的漏极、以及被配置成接收第一低电位电压 的源极;所述第二晶体管具有连接至所述变换器输入节点的漏极、连接至所述Q节点的栅极、以及被配置成接收所述第一低电位电压的源极。

在再一个方面中,一种显示装置,包括:显示面板,所述显示面板具有彼此交叉的数据线和栅极线以及以矩阵形式布置的像素;时序控制器,所述时序控制器被配置成提供时钟信号;数据驱动电路,所述数据驱动电路被配置成给所述数据线提供数据信号;和栅极驱动电路,所述栅极驱动电路被配置成给所述栅极线提供与所述数据信号同步的栅极脉冲,所述栅极驱动电路包括:上拉晶体管,所述上拉晶体管被配置成接收所述时钟信号并且基于Q节点的电压将输出节点充电至所述时钟信号的电压,所述输出节点连接至所述栅极线中的相应一条栅极线;第一下拉晶体管,所述第一下拉晶体管被配置成基于第一QB节点的电压将所述输出节点放电至第一低电位电压;和开关电路,所述开关电路被配置成控制所述Q节点的电压和所述第一QB节点的电压,其中所述第一下拉晶体管的栅极-源极电压在第一时段期间为正电压且在第二时段期间为负电压。

应当理解,本发明前面的一般性描述和下面的详细描述都是示例性的和解释性的,且旨在对要求保护的本发明提供进一步的解释。

附图说明

附图被包括在内以提供对本发明的进一步的理解,附图被并入本说明书以组成本说明书的一部分,附图图解了本发明的实施方式,并与说明书一起用于解释本发明的原理。在附图中:

图1是显示根据本发明示例性实施方式的显示装置驱动电路的框图;

图2是显示提供给栅极驱动电路的移位时钟的示例的波形图;

图3是显示在Q节点和输出节点处具有浮置周期的各级的示例性构造的示图;

图4是显示栅极驱动电路的示例的示图;

图5A和5B是显示在图4所示的示例性电路中,Q节点浮置周期和VGL浮置周期的波形图;

图6是显示在Q节点浮置周期和输出节点浮置周期期间,栅极线的VGL的波动的波形图;

图7A和7B是显示根据本发明第一示例性实施方式的栅极驱动电路的电路图;

图8是显示图7A和7B的栅极驱动电路的输入/输出波形的波形图;

图9A是显示当通过电容器给变换器电路提供时钟信号时,变换器输入节点、Q节点和输出节点的电压的波形图;

图9B是显示当通过二极管给变换器电路提供时钟信号时,变换器输入节点、Q节点和输出节点的电压的波形图;

图10是显示根据本发明第二示例性实施方式的栅极驱动电路的电路图;

图11是显示下拉晶体管的栅极电压的波形图;

图12是显示根据本发明第三示例性实施方式的栅极驱动电路的电路图;

图13是显示图12中所示的QB节点的电压的波形图;

图14是显示当显示装置处于通电状态时以及当显示装置处于断电状态时,下拉晶体管的栅极-源极电压Vgs的示图。

具体实施方式

可基于诸如液晶显示器(LCD)、有机发光二极管(OLED)显示器、等离子体显示面板(PDP)或电泳显示(EPD)装置之类的平板显示器实现本发明的显示装置。

下文中,将参照附图详细描述本发明的示例性实施方式。在整个说明书中相似的参考标记表示相似的要素。在下面的描述中,在已知功能或构造的详细描述可能不必要地使本发明的主旨变模糊的情况下,可省略其详细描述。

如图1到3中所示,根据本发明示例性实施方式的显示装置包括显示面板PNL、以及用于给显示面板PNL的像素阵列写入输入图像的数据的显示面板驱动电路。

显示面板PNL包括数据线12、与数据线12交叉的栅极线14、以及具有像素的像素阵列,所述像素布置在由数据线12和栅极线14界定的矩阵中。在像素阵列中再现输入图像。

显示面板驱动电路可包括:用于给数据线12提供数据信号的数据驱动电路SIC、用于按顺序给栅极线14提供与数据信号同步的栅极脉冲的栅极驱动电路GIP、以及时序控制器TCON。显示面板驱动电路可进一步包括模块电源部PWIC和辅助电源部BAT。

时序控制器TCON将输入图像的数字数据传输给数据驱动电路SIC,并且时序控制器TCON控制数据驱动电路SIC和栅极驱动电路GIP的操作时序。数据驱动电路SIC将从时序控制器TCON输入的输入图像的数字视频数据转换为模拟伽马补偿电压并输出数据电压。从数据驱动电路SIC输出的数据电压被提供给数据线12。

模块电源部PWIC通过提供给显示装置的DC电力产生驱动显示面板PNL所需的操作电压,比如VGH、VGL和伽马基准电压。伽马基准电压被分压电路分成伽马补偿电压并被提供给数据驱动电路SIC的DAC(数字-模拟转换器)。DAC将输入图像的数字视频数据转换为伽马基准电压。

在给显示装置提供电力时辅助电源部BAT被充有电荷,并且当显示装置断电时辅助电源部BAT临时地给时序控制器TCON和模块电源部PWIC提供电力,由此临时地将时序控制器TCON的驱动时间延伸至显示装置断电以后。在断电之后,辅助电源部BAT驱动时序控制器TCON和模块电源部PWIC达预定时间长度,使得在显示面板PNL不被驱动的断电时段之后可恢复栅极驱动电路GIP中的下拉晶体管的特性。

栅极驱动电路GIP可形成在显示面板PNL的、像素阵列外侧的一个边缘或多个边缘上。栅极驱动电路GIP可包括被输入起始脉冲VST1到VST4以及移位时钟CLK1到CLK8的移位寄存器。图2中所示的示例性移位时钟CLK1到CLK8为8-相位移位时钟,但本发明不限于此。

如果栅极驱动电路GIP设置在像素阵列的两个侧边上,则左侧的栅极驱动电路GIP可包括设置在显示面板PNL的左侧上的第一移位寄存器,第一移位寄存器按顺序给奇数栅极线G1、G3、…、Gn-1提供栅极脉冲。右侧的栅极驱动电路GIP可包括设置在显示面板PNL的右侧上的第二移位寄存器,第二移位寄存器按顺序给偶数栅极线G2、G4、…、Gn提供栅极脉冲。

第一移位寄存器可包括如图3中所示级联连接的级SO1到SO8。奇数 级SO1、SO3、SO5和SO7响应于第一起始脉冲VST1开始输出栅极脉冲,并且响应于第一移位时钟CLK1或第五移位时钟CLK5将所述输出移位。来自奇数级SO1、SO3、SO5和SO7中的每一个奇数级的输出信号被输入作为后奇数级的起始脉冲。所述输出信号还被输入到前奇数级中,以将Q节点放电。

偶数级SO2、SO4、SO6和SO8响应于第三起始脉冲VST3开始输出栅极脉冲,并且响应于第三移位时钟CLK3或第七移位时钟CLK7将所述输出移位。来自偶数级SO2、SO4、SO6和SO8中的每一个偶数级的输出信号被输入作为后偶数级的起始脉冲,且所述输出信号还被输入到前偶数级中,以将Q节点放电。从级SO1到SO8按顺序输出的输出信号作为栅极脉冲分别被提供给奇数栅极线G1、G3、G5、G7、…、G15。

第二移位寄存器可包括如图3中所示级联连接的级SE1到SE8。奇数级SE1、SE3、SE5和SE7响应于第二起始脉冲VST2开始输出栅极脉冲,并且响应于第二移位时钟CLK2或第六移位时钟CLK6将所述输出移位。来自奇数级SE1、SE3、SE5和SE7中的每一个奇数级的输出信号被输入作为后奇数级的起始脉冲。所述输出信号还被输入到前奇数级中,以将Q节点放电。

偶数级SE2、SE4、SE6和SE8响应于第四起始脉冲VST4开始输出栅极脉冲,并且响应于第四移位时钟CLK4或第八移位时钟CLK8将所述输出移位。来自偶数级SE2、SE4、SE6和SE8中的每一个偶数级的输出信号被输入作为后偶数级的起始脉冲,且所述输出信号还被输入到前偶数级中,以将Q节点放电。从级SE1到SE8按顺序输出的输出信号作为栅极脉冲分别被提供给偶数栅极线G2、G4、G6、G8、…、G16。

根据使用的装置,用于移位寄存器的级电路可以以各种形式实现。作为一个示例,图3的示例性级电路可将TFT的数量最小化,但可能在Q节点和输出节点处具有浮置周期。

如图4中所示,第N级(N为正整数)包括开关电路,开关电路响应于时钟信号将Q节点充电或放电。开关电路可包括多个开关元件T01到T07。开关元件T01到T07可由MOSFET实现。第N级的输出节点GOUT(N)连接至第五TFT T05的源极、第六和第七TFT T06和T07的漏极、以 及相应栅极线。

VST、移位时钟CLK(N)、CLK(N-2)和CLK(N+4)、VRST、VNEXT和VGL被提供给该级。VRST是被公共地施加至所有级并且将这些级的Q节点放电和复位的复位信号。VST是起始脉冲或前级的输出电压。前级的输出电压可以是第(N-4)级的输出电压GOUT(N-4)。VNEXT是后级的输出电压。后级可以是第(N+4)级。VGL是栅极低电压。VST、移位时钟CLK(N),CLK(N-2)和CLK(N+4)、VRST以及VNEXT中的每一个在栅极高电压VGH与栅极低电压VGL之间摆动。

第一TFT T01操作作为给Q节点Q提供VST并将Q节点Q充电的二极管。第一TFT T01的栅极和漏极连接至被提供VST的VST节点。第一TFT T01的源极连接至Q节点Q。第二TFT T02响应于VRST将Q节点Q放电,以将Q节点Q复位。第二TFT T02的栅极连接至被提供VRST的VRST节点。第二TFT T02的漏极连接至Q节点Q。第二TFT T02的源极连接至被提供VGL的VGL节点。第三TFT T03响应于VNEXT将Q节点Q放电。第三TFT T03的栅极连接至被提供VNEXT的VNEXT节点。第三TFT T03的漏极连接至Q节点Q。第三TFT T03的源极连接至VGL节点。

第四TFT T04将第(N-2)级的输出电压GOUT(N-2)提供给Q节点Q。CLK(N-2)被提供给第四TFT T04的栅极。第四TFT T04的漏极连接至Q节点,且第四TFT T04的源极连接至第(N-2)级的输出节点GOUT(N-2)。

第五TFT T05是上拉晶体管,该上拉晶体管将CLK(N)的电压提供给第N级的输出节点并升高输出节点的电压GOUT(N)。当Q节点Q通过VST被充电至VGH时,第五TFT T05通过给输出节点GOUT(N)充上CLK(N)的电压来使得栅极脉冲升高。在Q节点通过VST被充电至VGH之后,Q节点的电压通过自举(bootstrapping)升高至2VGH,这使得当提供CLK(N)时电位升高至所述时钟的电压,由此导通第五TFT T05。第五TFT T05的栅极连接至Q节点。CLK(N)被提供给第五TFT T05的漏极,且输出节点GOUT(N)连接至第五TFT T05的源极。

第六TFT T06是将输出节点GOUT(N)放电的下拉晶体管。第六TFT T06通过响应于CLK(N+4)将输出节点GOUT(N)放电来使栅极脉冲下 降。CLK(N+4)被提供给第六TFT T06的栅极。输出节点GOUT(N)连接至第六TFT T06的漏极。VGL被提供给第六TFT T06的源极。

第七TFT T07的栅极和漏极连接至输出节点GOUT(N)。CLK(N)被提供给第七TFT T07的源极。

当VST施加至第N级时,第一TFT T01导通且Q节点Q的电压升高至VGH。因而,第五TFT T05导通且CLK(N)的电压输出至输出节点GOUT(N)。当VNEXT施加至第三TFT T03时,第三TFT T03导通,以将Q节点Q放电至VGL电位,并且第五TFT T05截止。因此,当产生CLK(N)时栅极脉冲升高,且当输入VNEXT时栅极脉冲下降。当具有与CLK(N)相反的相位的CLK(N+4)输入至第六TFT T06的栅极时,第六TFT T06通过将输出节点GOUT(N)连接至VGL节点而将输出节点GOUT(N)放电至VGL电位。为了防止当Q节点Q浮置时Q节点Q的电压由于与CLK(N)耦合而波动,第四TFT T04响应于CLK(N-2)的栅极高电压,即VGH导通。一旦第四TFT T04导通,Q节点Q就通过第四TFT T04连接至第(N-2)级的输出节点GOUT(N-2)。在该情形中,第(N-2)级的输出节点GOUT(N-2)被放电至VGL,因此第N级的Q节点也被放电至VGL。

图4是显示级电路的示例的示图。图5A是显示在图4所示的电路中,Q节点浮置周期和VGL浮置周期的示例性波形图。

如图4和5A中所示,Q节点和输出节点GOUT(N)的电压在浮置周期中可能由于与时钟信号的耦合而发生波动。如图5A中所示,Q节点Q的浮置周期对应于CLK(N-2)的低周期。CLK(N-2)的低周期是其中CLK(N-2)供给线保持在VGL的周期。在CLK(N-2)的低周期中,第四TFT T04截止并且连接至Q节点的其他TFT T01、T02和T03处于截止状态,因此没有电压直接施加至Q节点。

输出节点GOUT(N)的浮置周期是VGL浮置周期,在该VGL浮置周期中,栅极线的电压在其中栅极线的电压必须保持在VGL的时段期间发生波动。CLK(N+4)的低周期是其中被提供有CLK(N+4)的线保持在VGL的周期。在CLK(N+4)的低周期中,第六TFT T06截止并且第七TFT T07处于截止状态,因此没有电压直接施加至输出节点GOUT(N)。 在Q节点Q的浮置周期期间,输出节点GOUT(N)的电压可能由于CLK(N)而发生波动,并可能从TFT产生漏电流,从而引起像素电压的波动。

在Q节点的浮置周期和输出节点GOUT(N)的浮置周期期间,Q节点Q的电压和输出节点GOUT(N)的电压可能通过寄生电容受到CLK(N)以及前级GOUT(N-2)的输出的影响而发生波动。由于该原因,可能从第五TFT T05产生漏电流,且栅极线的电压在其中栅极线的电压必须保持在VGL的周期中可能发生波动,如图6中所示。一旦栅极线的电压在其中栅极线的电压必须保持在VGL的周期中发生波动,像素电压就可能会由于来自TFT的漏电流而发生波动。

图5B显示了在第N级的Q节点的耦合期间影响Q节点的信号。第四TFT T04响应于CLK(N-2)将Q节点放电至第(N-2)级S(N-2)的输出,即VGL。在CLK(N-2)的低周期期间,第四TFT T04截止,因此Q节点浮置,从而导致Q节点的电压根据CLK(N)和GOUT(N-2)的输出而发生波动。

较大的显示面板具有连接至栅极驱动电路GIP的增加数量的栅极线。因而,为了防止或减小由于增加的负载而导致的第五TFT T05的输出特性劣化,第五TFT T05可被设计为大尺寸(W/L,W是TFT的沟道宽度,L是TFT的沟道长度)。尽管可减小第五TFT T05的尺寸来减小Q节点浮置周期和输出节点GOUT(N)浮置周期中栅极驱动电路GIP的输出电压的波动,但栅极驱动电路的输出特性可能劣化。

本发明的示例性实施方式能通过使用变换器电路控制Q节点的电压来稳定栅极驱动电路的Q节点电压,其中通过电容器耦合来给所述变换器电路提供时钟信号,如图7A中所示。

图7A和7B是显示根据本发明第一示例性实施方式的栅极驱动电路的电路图。图8是显示图7A和7B的栅极驱动电路的输入/输出波形的示例性波形图。图9A是显示当如图7A中所示通过电容器给变换器电路提供时钟信号时,变换器输入节点、Q节点和输出节点GOUT(N)的电压的示例性波形图。图9B是显示当如图7B中所示通过二极管给变换器电路提供时钟信号时,变换器输入节点、Q节点和输出节点GOUT(N)的电压的示例性波形图。

如图7A、7B、8、9A和9B中所示,根据第一示例性实施方式的栅极驱动电路包括开关电路,该开关电路响应于时钟信号将Q节点充电和放电。该图示的示例性栅极驱动电路是移位寄存器输出第N个栅极脉冲的、用于第N级S(N)的电路。

例如,VST、移位时钟CLK(N)、CLK(N-2)、CLK(N+2)、CLK(N+4)、VRST、VNEXT和VGL被提供给该级。时钟信号的相位按下面的顺序被依次延迟:CLK(N-2)、CLK(N)、CLK(N+2)和CLK(N+4)。第(N-4)级响应于CLK(N-4)产生第(N-4)个栅极脉冲。第(N-2)级响应于CLK(N-2)产生第(N-2)个栅极脉冲,CLK(N-2)的相位落后于CLK(N-4)的相位。第N级响应于CLK(N)产生第N个栅极脉冲,CLK(N)的相位落后于CLK(N-2)的相位。第(N+2)级响应于CLK(N+2)产生第(N+2)个栅极脉冲,CLK(N+2)的相位落后于CLK(N)的相位。VRST是被同时施加至所有级并将这些级的Q节点放电和复位的复位信号。VST是起始脉冲或前级的输出电压。前级的输出电压可以是第(N-4)级的输出电压GOUT(N-4),但本发明不限于此。VNEXT是后级的输出电压。后级的输出电压可以是第(N+4)级的输出电压GOUT(N+4),但本发明不限于此。时钟信号、前级的输出、以及后级的输出例如可取决于栅极脉冲是否重叠、栅极脉冲的各个脉冲宽度之类的因素,因而本发明不限于图7A、7B和8中所示的示例。VGL是栅极低电压。VST、移位时钟CLK(N)、CLK(N-2)、CLK(N+4)、VRST和VNEXT中的每一个在VGH与VGL之间摆动。

开关电路例如可包括通过电容器耦合被提供CLK(N-2)的变换器电路T4和T5。

第一TFT T1操作为给Q节点Q提供VST并将Q节点Q充电的二极管。第一TFT T1的栅极和漏极连接至VST节点。第一TFT T1的源极连接至Q节点Q。第二TFT T2响应于VRST将Q节点Q放电,以将Q节点Q复位。第二TFT T2的栅极连接至VRST节点。第二TFT T2的漏极连接至Q节点Q。第二TFT T2的源极连接至VGL节点。第三TFT T3响应于VNEXT将Q节点Q放电。第三TFT T3的栅极连接至VNEXT节点。第三TFT T3的漏极连接至Q节点Q。第三TFT T3的源极连接至VGL节点。

变换器电路例如可包括第四TFT T4和第五TFT T5。

第四TFT T4响应于通过电容器C输入的CLK(N-2)将Q节点Q放电。第四TFT T4的栅极连接至变换器输入节点INV,变换器输入节点INV通过电容器C连接至CLK(N-2)节点。第四TFT T4的漏极连接至Q节点Q。第四TFT T4的源极连接至VGL节点。电容器C设置在CLK(N-2)节点与变换器输入节点INV之间。如图9A中所示,例如CLK(N-2)的电压没有延迟地被传输至变换器输入节点INV,并且可根据电容调整变换器输入节点INV的电压。

第五TFT T5响应于Q节点Q的电压将变换器输入节点INV放电。第五TFT T5的栅极连接至Q节点Q。第五TFT T5的漏极连接至变换器输入节点INV,且第五TFT T5的源极连接至VGL节点。

第六TFT T6响应于CLK(N+2)将变换器输入节点INV放电。第六TFT T6的栅极连接至CLK(N+2)节点。第六TFT T6的漏极连接至变换器输入节点INV,且第六TFT T6的源极连接至VGL节点。

第七TFT T7是上拉晶体管。当Q节点Q通过VST被充电至VGH时,第七TFT T7通过将输出节点GOUT(N)充电至CLK(N)的电压来使得栅极脉冲升高。在Q节点通过VST被充电至VGH之后,Q节点的电压通过自举升高至2VGH,这使得当提供CLK(N)时电位升高至所述时钟的电压,由此导通第七TFT T7。第七TFT T7的栅极连接至Q节点。第七TFT T7的漏极连接至CLK(N)节点,且输出节点GOUT(N)连接至第七TFT T7的源极。

第八TFT T8是将输出节点GOUT(N)放电的下拉晶体管。第八TFT T8通过响应于CLK(N+4)将输出节点GOUT(N)放电来使栅极脉冲下降。第八TFT T8的栅极连接至CLK(N+4)节点。输出节点GOUT(N)连接至第八TFT T8的漏极。VGL被提供给第八TFT T8的源极。

第九TFT T9是响应于VRST将输出节点GOUT(N)放电的下拉晶体管。第九TFT T9具有连接至VRST节点的栅极、连接至VGL节点的源极、以及连接至输出节点GOUT(N)的漏极。

在图7B所示的示例性电路中,代替图7A的电容器C,二极管连接在CLK(N-2)节点与变换器输入节点INV之间。二极管例如可由第十TFT T10实现。在该示例中,第十TFT T10的栅极和漏极连接至CLK(N-2)节点,且第十TFT T10的源极连接至变换器输入节点INV。

在图7A和图7B所示的第一示例性实施方式中,变换器电路连接至Q节点,以减小Q节点的浮置周期。此外,通过经由电容器C或构造为二极管的TFT T10给变换器电路提供时钟信号,例如CLK(N-2),可减小变换器输入节点INV处和Q节点处的电压延迟。图9A和9B是示例性测试结果,其显示了当通过电容器C(图9A)或二极管T10(图9B)给变换器电路传输时钟信号的电压时,变换器输入节点INV、Q节点Q和输出节点GOUT(N)的电压。即使上拉晶体管T7的沟道长度增大至15,000μm来适应大屏幕负载,电容器C仍可没有延迟地将时钟信号的电压传输给变换器输入节点INV。可根据电容器C的电容适当调整变换器输入节点INV的电压。通过增大电容器C的电容,可增大变换器输入节点INV的电压。

二极管T10可以以比电容器C高的电压将时钟信号传输至变换器输入节点INV。然而,二极管T10可比电容器C导致更多的延迟,并且每个节点的电压可能根据二极管的尺寸更多地发生波动,使得优化上拉晶体管的输出特性变得更加困难。因此,更优选的是通过电容器C给变换器电路传输时钟信号。

本发明的示例性实施方式通过当显示装置断电时给栅极驱动电路GIP的下拉晶体管施加反偏压,可使由DC栅极偏压导致的下拉晶体管的阈值电压的偏移得到恢复。应注意,例如能够从图10看出,补偿下拉晶体管上的栅极偏压应力的该方法可应用于所有的示例性实施方式。

图10是显示根据本发明第二示例性实施方式的栅极驱动电路的电路图。图11是显示图10中的下拉晶体管的栅极电压的示例性波形图。

如图10和11中所示,根据第二示例性实施方式的栅极驱动电路的第N级包括开关电路,该开关电路响应于时钟信号将Q节点充电或放电。开关电路可包括多个开关元件T01到T07。

第六TFT T06是将输出节点GOUT(N)放电的下拉晶体管。除了在给像素提供数据电压的栅极脉冲周期期间之外,栅极线的电压要保持在VGL电位。因此,对于几乎每一帧来说,会在帧周期中的大部分时间给第六TFT T06的栅极提供VGH,因此阈值电压可能由于正偏压应力而偏移。

在本发明的示例性实施方式中,可在显示器断电以使得显示面板不被驱动之后,给第六TFT T06的栅极施加低于VGL的VSS达预定时间段,由此在第六TFT T06的栅极与源极之间提供反偏压。第六TFT T06的栅极-源极电压Vgs可在断电之后的该预定时间段期间为负电压。因此,本发明的示例性实施方式使在显示装置通电期间由于第六TFT T06上的正偏压应力导致的阈值电压的偏移能够得到恢复。

在显示装置通电期间,可给第六TFT T06的栅极提供例如在28V的VGH与5V的VGL之间摆动的CLK(N+4),如图11中所示,并且在断电之后,可给其提供例如为0的VSS达预定时间段。

该示例性实施方式可应用于图4、7A和7B的示例性栅极驱动电路。

图12是显示根据本发明第三示例性实施方式的栅极驱动电路的电路图。图13是显示图12中所示的QB节点的电压的示例性波形图。图14是分别显示当显示装置处于通电状态时以及当显示装置处于断电状态时,示例性下拉晶体管的栅极-源极电压Vgs的示图。

如图12和13中所示,栅极驱动电路的第N级可通过将QB节点电压转换为DC电压来补偿连接至QB节点QBO和QBE的下拉晶体管T23和T24上的栅极偏压应力。此外,该示例性栅极驱动电路通过在显示面板PNL不被驱动的断电期间给下拉晶体管T23和T24施加反偏压,使阈值电压的偏移得到恢复。

例如VGHF、VGHE、VGHO、VGHB、VGLH、VST、CLK、VRST和VNEXT可被提供给该级。VRST是被同时施加至所有级并将这些级的Q节点放电和复位的复位信号。在显示装置通电的时间期间,模块电源部PWIC例如以28V的VGH产生VGHF和VGHB。

为了削减下拉晶体管T23和T24上的偏压应力,在通电时段期间以VGH电位交替产生VGHO和VGHE,并且它们被交替反转为VGL电位。之后,在断电之后为了给下拉晶体管T23和T24施加预定时段的反偏压,VGHE和VGHO可被调整为小于0V的电压(例如-5V的VGL),VGLH可被调整为大于0V的电压(例如28V的VGH)。因此,在断电之后,下拉晶体管T23和T24被施加预定时段的反偏压,由此能够使阈值电压偏移得到恢复。

VST是起始脉冲或前级的输出电压。VNEXT是后级的输出电压。时钟信号、前级的输出、以及后级的输出例如可取决于栅极脉冲是否重叠、栅极脉冲的各个脉冲宽度之类的因素。VST、CLK、VRST和VNEXT中的每一个在VGH与VGL之间摆动。

第一TFT T11通过响应于VST给Q节点Q提供VGHF而将Q节点Q充电。第一TFT T11的栅极连接至VST节点。第一TFT T11的漏极连接至VGHF节点。第一TFT T11的源极连接至Q节点Q。第二TFT T12响应于VRST将Q节点Q放电,以将Q节点Q复位。第二TFT T12的栅极连接至VRST节点。第二TFT T12的漏极连接至Q节点Q。第二TFT T12的源极连接至VGLH节点。第三TFT T13响应于VNEXT将Q节点Q放电。第三TFT T13的栅极连接至VNEXT节点。第三TFT T13的漏极连接至Q节点Q。第三TFT T13的源极连接至VGHB节点。

第四TFT T14响应于第一QB节点QBO将Q节点Q放电。第四TFT T14的栅极连接至第一QB节点QBO。第四TFT T14的漏极连接至Q节点Q。第四TFT T14的源极连接至VGLH节点。第五TFT T15响应于第二QB节点QBE将Q节点Q放电。第五TFT T15的栅极连接至第二QB节点QBE。第五TFT T15的漏极连接至Q节点Q。第五TFT T15的源极连接至VGLH节点。

如果长时间给QB节点提供DC电压,则连接至QB节点的下拉晶体管T23和T24的各阈值电压由于栅极偏压应力而发生偏移。为削减栅极偏压应力,可以以预定时间间隔交替产生VGHE和VGHO。因此,第一QB节点QBO和第二QB节点QBE的电压可被交替地充电和放电,如图13中所示。

第六TFT T16响应于Q节点Q将第一QB节点QBO放电。第六TFT T16的栅极连接至Q节点Q。第六TFT T16的漏极连接至第一QB节点QBO。第六TFT T16的源极连接至VGL节点。第七TFT T17响应于Q节点Q将第二QB节点QBE放电。第七TFT T17的栅极连接至Q节点Q。第七TFT T17的漏极连接至第二QB节点QBE。第七TFT T17的源极连接至VGL节点。

第八TFT T18响应于VGHE将第一QB节点QBO放电。第八TFT T18 的栅极连接至VGHE节点。第八TFT T18的漏极连接至第一QB节点QBO。第八TFT T18的源极连接至VGL节点。第九TFT T19响应于VGHO将第二QB节点QBE放电。第九TFT T19的栅极连接至VGHO节点。第九TFT T19的漏极连接至第二QB节点QBE。第九TFT T19的源极连接至VGL节点。

第十TFT T20操作为二极管并且给第一QB节点QBO充上VGHO。第十TFT T20的栅极和漏极连接至VGHO节点。第十TFT T20的源极连接至第一QB节点QBO。第十一TFT T21操作为二极管并且给第二QB节点QBE充上VGHE。第十一TFT T21的栅极和漏极连接至VGHE节点。第十一TFT T21的源极连接至第二QB节点QBE。

第十二TFT T22是上拉晶体管。当Q节点Q被充电至VGHF时,第十二TFT T22通过给输出节点GOUT充上CLK的电压来使得栅极脉冲升高。第十二TFT T22的栅极连接至Q节点。第十二TFT T22的漏极连接至CLK节点,且输出节点GOUT连接至第十二TFT T22的源极。

第十三TFT T23是第一下拉晶体管,该第一下拉晶体管响应于第一QB节点QBO的电压将输出节点GOUT的电压放电。第十三TFT T23的栅极连接至第一QB节点QBO。第十三TFT T23的漏极连接至输出节点GOUT。第十三TFT T23的源极连接至VGLH节点。

第十四TFT T24是第二下拉晶体管,该第二下拉晶体管响应于第二QB节点QBE的电压将输出节点的电压放电。第十四TFT T24的栅极连接至第二QB节点QBE。第十四TFT T24的漏极连接至输出节点GOUT。第十四TFT T24的源极连接至VGLH节点。

如图14中所示,下拉晶体管T23和T24中的每一个下拉晶体管的栅极-源极电压Vgs在显示装置的通电期间为正电压。在通电期间,除Q节点充电周期期间以外,下拉晶体管T23和T24的栅极被提供例如28V的VGH,并且下拉晶体管T23和T24的源极被提供例如-5V的VGLH和VGL。因此,在显示装置的通电期间,下拉晶体管T23和T24的阈值电压可能由于正栅极偏压应力而偏移到正电压。

相反,下拉晶体管T23和T24中的每一个下拉晶体管的栅极-源极电压Vgs在显示装置的断电期间为负电压。在断电之后的预定时间段,给下拉晶 体管T23和T24的栅极提供例如-5V或-10V的VGL,并给下拉晶体管T23和T24的源极提供例如28V的VGH。因此,在显示装置断电之后的预定时间段,下拉晶体管T23和T24的阈值电压可由于反偏压而偏移到负电压。这使阈值电压偏移能够得到恢复。

当为了给下拉晶体管T23和T24施加反偏压而使施加至下拉晶体管T23和T24的源极的VGLH的电压变为VGH时,上拉晶体管T22可导通并可产生具有VGH电位的栅极脉冲。在该情形中,如果显示面板正在被驱动,则可能由于像素电压的波动而发生显示的图像的异常变化或闪烁。为防止该潜在问题,优选的是当显示面板处于断电状态时给下拉晶体管T23和T24施加反偏压。因为在显示面板的断电期间像素不被驱动,所以不显示图像。在液晶显示器的情形中,例如在断电期间背光单元关闭,因此不从像素透射光。

尽管针对n型MOSFET开关元件描述了根据前述示例性实施方式的栅极驱动电路,但它们也可由p型MOSFET开关元件实现。在该情形中,TFT的漏极和源极的位置将是相反的。

如上所述,因为通过将用于接收时钟信号的变换器电路连接至Q节点并通过电容器耦合或二极管将所述时钟信号提供给变换器电路,减小了Q节点的浮置周期,所以本发明的示例性实施方式允许Q节点电压和输出节点电压GOUT的稳定。此外,本发明的示例性实施方式通过在显示装置断电之后给下拉晶体管施加预定时间段的反偏压,可使由于下拉晶体管上的栅极偏压应力导致的阈值电压偏移得到恢复,由此提高显示装置的可靠性和寿命。

在不背离本发明的精神或范围的情况下,在根据本发明的栅极驱动电路及使用该栅极驱动电路的显示装置中可进行各种修改和变化,这对于本领域技术人员来说是显而易见的。因而,本发明旨在覆盖对本发明的这些修改和变化,只要这些修改和变化落入所附权利要求书范围及其等同范围内。

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