栅极驱动电路及使用该栅极驱动电路的显示装置的制作方法

技术领域

本公开内容涉及一种栅极驱动电路以及使用该栅极驱动电路的显示装置，该栅极驱动电路用于使用移位寄存器来对栅极脉冲进行移位并且使用一个Q节点来控制多个上拉晶体管。

背景技术：

平板显示器的示例包括液晶显示器(LCD)、等离子体显示面板(PDP)、有机发光二极管(OLED)显示器以及电泳显示器(EPD)。

显示装置的驱动电路包括：在其上显示图像的像素阵列；将数据信号提供给像素阵列的数据线的数据驱动电路；将与数据信号同步的栅极脉冲(或扫描脉冲)按顺序提供给像素阵列的栅极线(或扫描线)的栅极驱动电路(或扫描驱动电路)；控制数据驱动电路和栅极驱动电路的定时控制器等等。

每个像素可以包括响应于栅极脉冲将数据线的电压提供给像素电极的薄膜晶体管(TFT)。栅极脉冲在栅极高电压VGH和栅极低电压VGL之间摆动。栅极高电压VGH被设定为大于TFT的阈值电压，并且栅极低电压VGL被设定为小于TFT的阈值电压。

已经应用了将栅极驱动电路和像素阵列嵌入显示面板中的技术。嵌入显示面板中的栅极驱动电路被称为“GIP(面板中栅极)电路”。GIP电路包括移位寄存器。移位寄存器包括多个级联连接的级。所述级响应于起始脉冲生成输出并且根据时钟定时来对输出进行移位。

移位寄存器的级包括对栅极线进行充电的Q节点、对栅极线进行放电的QB节点以及连接至Q节点和QB节点的开关电路。开关电路响应 于起始脉冲或在先级的输出而对Q节点进行充电，并且增大栅极线的电压。开关电路包括金属氧化物半导体场效应晶体管(MOSFET)。

当Q节点的电压提升至等于或大于上拉晶体管的阈值电压的电压时，移位寄存器的每个级生成输出。所述级的输出被提供给一个栅极线作为栅极脉冲。因此，当由于显示面板的分辨率的增加导致栅极线的数目增加时，栅极驱动电路的尺寸增加。GIP电路形成在显示面板的不显示图像的边框区域(bezel area)中。因此，GIP电路尺寸的增加导致显示面板的边框区域的增大。

技术实现要素：

本公开内容提供了能够减小电路尺寸的栅极驱动电路以及通过使用该栅极驱动电路能够减小显示面板的边框并且实现整个屏幕的一致的图像质量的显示装置。

在一个方面，提供了一种栅极驱动电路，该栅极驱动电路包括配置成按顺序生成第一输出电压和第二输出电压的第一栅极驱动电路以及配置成按顺序生成第一输出电压和第二输出电压的第二栅极驱动电路。

第一栅极驱动电路和第二栅极驱动电路不对称地连接至栅极线。

第一栅极驱动电路的第一输出电压被提供给第n个栅极线，其中n为大于或等于2的正整数，并且第二栅极驱动电路的第二输出电压被提供给第n个栅极线。

在另一方面，提供了一种显示装置，该显示装置包括：包括数据线和栅极线的显示面板；配置成向数据线提供数据信号的数据驱动电路；连接至相应的栅极线的一端并且配置成向栅极线按顺序提供第一输出电压和第二输出电压的第一栅极驱动电路；以及连接至相应的栅极线的另一端并且配置成向栅极线按顺序提供第一输出电压和第二输出电压的第二栅极驱动电路。

附图说明

附图被包括以提供对本发明的进一步理解并且并入本说明书中并构成本说明书的一部分，附图示出了本发明的实施方式并且与说明书一起用于说明本发明的原理。在附图中：

图1是示出了根据本发明的示例性实施方式的显示装置的驱动电路的框图；

图2至图4示出了连接至一个Q节点的两个上拉晶体管及其操作；

图5是示出了根据本发明的示例性实施方式的左GIP(面板中栅极)电路和右GIP电路的不对称连接的电路图；

图6是示出了左GIP电路和右GIP电路中的Q节点电压和输出电压的波形图；

图7示出了左GIP电路和右GIP电路的不对称连接中的伪级的布置；以及

图8是示出了通过试验测量的根据本发明的示例性实施方式的栅极驱动电路的输出的波形图。

具体实施方式

根据本发明的示例性实施方式的显示装置可以基于诸如液晶显示器(LCD)、场发射显示器(FED)、等离子体显示面板(PDP)、有机发光二极管(OLED)显示器以及电泳显示器(EPD)的平板显示器来实现。

现在将详细参照本发明的实施方式，在附图中示出了本发明的实施方式的示例。贯穿附图将尽可能使用相同的附图标记来指代相同或相似的部分。将注意到，如果确定已知技术可能误导本发明的实施方式，那么将省略已知技术的详细描述。

参照图1，根据本发明的示例性实施方式的显示装置包括显示面板PNL以及用于在显示面板PNL的像素阵列上写入输入图像的数据的显示面板驱动电路。

显示面板PNL包括数据线12、与数据线12交叉的栅极线14、以及包括以由数据线12和栅极线14限定的矩阵形式布置的像素的像素阵列。输入图像在像素阵列上重现。可以在显示面板PNL上实现触摸屏。

显示面板驱动电路包括向数据线12提供数据信号的数据驱动电路SIC、向栅极线14按顺序提供与数据信号同步的栅极脉冲的栅极驱动电路、以及定时控制器TCON。

定时控制器TCON将输入图像的数字视频数据传输至数据驱动电路 SIC并且控制数据驱动电路SIC和栅极驱动电路的操作定时。

数据驱动电路SIC将从定时控制器TCON接收的数字视频数据转换成模拟伽马补偿电压并且生成数据电压。然后数据驱动电路SIC向数据线12提供数据电压。

根据本发明的实施方式的栅极驱动电路包括不对称地连接至栅极线14的左GIP(面板中栅极)电路16和右GIP电路16。左GIP电路16设置在像素阵列外部的显示面板PNL的左边框中，并且右GIP电路16设置在像素阵列外部的显示面板PNL的右边框中。

左GIP电路16使用移位寄存器按顺序生成第一输出和第二输出，该第一输出和第二输出中的每个输出具有不同的上升时间和不同的下降时间。右GIP电路16使用移位寄存器按顺序生成第一输出和第二输出，该第一输出和第二输出中的每个输出具有不同的上升时间和不同的下降时间。来自左GIP电路16的第一输出为第n个栅极脉冲并且被提供给第n个栅极线，其中n为大于或等于2的正整数。来自右GIP电路16的第二输出为第n个栅极脉冲并且被提供给第n+1个栅极线。

每个GIP电路16的移位寄存器包括多个级。所述多个级响应于起始脉冲而开始输出栅极脉冲并且根据栅极移位时钟CLK的定时来对输出进行移位。从所述多个级按顺序输出的输出信号为栅极脉冲并且被提供给栅极线14。每个级使用一个Q节点电压来控制两个或更多个上拉晶体管、按顺序输出两个或更多个栅极脉冲(或扫描脉冲)、并且向栅极线14提供所述两个或更多个栅极脉冲。在下面的描述中，作为示例，本发明的实施方式描述了一个级生成两个输出，但是不限于此。

图2至图4示出了连接至一个Q节点的两个上拉晶体管及其操作。在图2中，省略了QB节点和下拉晶体管。

参照图2至图4，移位寄存器的每个级包括一个Q节点以及连接至Q节点的第一上拉晶体管Tu1和第二上拉晶体管Tu2。

用通过Q充电晶体管T1提供的栅极高电压VGH对Q节点进行预充电。Q充电晶体管T1响应于SET信号而向Q节点提供栅极高电压VGH。可以通过Q充电晶体管T1向Q节点提供不同于栅极高电压VGH的高电位电压。

当在Q节点已经被预充电的状态下向第一上拉晶体管Tu1的漏极提供第n个时钟CLK(n)(其中n为正整数)时，由于第一自举导致Q节点 的电压升高。在该情况下，第一上拉晶体管Tu1通过第n个时钟CLK(n)的电压对第一输出节点OUT1进行充电并且升高第n个输出电压Vout(n)。随后，当第n+1个时钟CLK(n+1)被提供给第二上拉晶体管Tu2的漏极时，由于第二自举导致Q节点的电压进一步升高。因此，第二上拉晶体管Tu2通过第n+1个时钟CLK(n+1)的电压对第二输出节点OUT2进行充电并且升高第n+1个输出电压Vout(n+1)。由于第n个时钟CLK(n)早于第n+1个时钟CLK(n+1)，因此第n+1个输出电压Vout(n+1)在第n个输出电压Vout(n)之后输出。

第一上拉晶体管Tu1的栅极连接至Q节点。第n个时钟CLK(n)被提供给第一上拉晶体管Tu1的漏极。第一上拉晶体管Tu1的源极连接至第一输出节点OUT1。第二上拉晶体管Tu2的栅极连接至Q节点。第n+1个时钟CLK(n+1)被提供给第二上拉晶体管Tu2的漏极。第二上拉晶体管Tu2的源极连接至第二输出节点OUT2。

输出波形可以根据Q节点的电压而变化。如图3和图4中所示，通过第n个时钟CLK(n)第一自举的Q节点的电压为约40V，并且通过第n+1个时钟CLK(n+1)第二自举的Q节点的电压通过预充电效果进一步升高至约68V。因此，第二上拉晶体管Tu2的栅极电压大于第一上拉晶体管Tu1的栅极电压。因此，第n+1个输出电压Vout(n+1)的上升时间Tr比第n个输出电压Vout(n)的上升时间Tr短。上升时间Tr是在输出波形的上升沿处将输出节点OUT从栅极低电压VGL充电至预定目标电压所需的时间。此外，第n+1个输出电压Vout(n+1)的下降时间Tf比第n个输出电压Vout(n)的下降时间Tf长。下降时间Tf是在输出波形的下降沿处将输出节点OUT从预定目标电压放电至栅极低电压VGL所需的时间。第n个输出电压Vout(n)是接通连接至第N个栅极线的薄膜晶体管(TFT)的第n个栅极脉冲，其中N是正整数。第n+1个输出电压Vout(n+1)为接通连接至第N+1个栅极线的TFT的第n+1个栅极脉冲。因此，当第n个输出电压Vout(n)的波形与第n+1个输出电压Vout(n+1)的波形不同时，像素的电压充电量改变。因此，可以在像素阵列的相邻线之间产生亮度差异。

如图5和图7所示，本发明的实施方式将左GIP电路(或第一GIP电路)和右GIP电路(或第二GIP电路)不对称地连接至栅极线，以使通过Q节点的第一自举生成的输出电压的波形与通过Q节点的第二自举生成的输出电压的波形一致。

图5是示出了根据本发明的示例性实施方式的左GIP电路与右GIP电路的连接关系的电路图。图6是示出了左GIP电路和右GIP电路中的Q节点电压和输出电压的波形图。

参照图5和图6，左GIP电路包括多个L级STL1和STL2。L级STL1和STL2中的每个级包括第一上拉晶体管Tu1和第二上拉晶体管Tu2以及控制第一上拉晶体管Tu1和第二上拉晶体管Tu2的一个Q节点。

在第一L级STL1中，第一上拉晶体管Tu1通过第一输出节点OUT1连接至第一栅极线G1，并且第二上拉晶体管Tu2通过第二输出节点OUT2连接至第二栅极线G2。

在第二L级STL2中，第一上拉晶体管Tu1通过第一输出节点OUT1连接至第三栅极线G3，并且第二上拉晶体管Tu2通过第二输出节点OUT2连接至第四栅极线G4。

右GIP电路包括多个R级STR1、STR2和STR3。R级STR1、STR2和STR3中的每个级包括第一上拉晶体管Tu1和第二上拉晶体管Tu2以及控制第一上拉晶体管Tu1和第二上拉晶体管Tu2的一个Q节点。

第一R级STR1的第一上拉晶体管Tu1连接至第一输出节点OUT1。第一输出节点OUT1为未连接至像素阵列的栅极线的伪节点DMY。第一R级STR1的第二上拉晶体管Tu2通过第二输出节点OUT2连接至第一栅极线G1。

第二R级STR2的第一上拉晶体管Tu1通过第一输出节点OUT1连接至第二栅极线G2。第二R级STR2的第二上拉晶体管Tu2通过第二输出节点OUT2连接至第三栅极线G3。

第三R级STR3的第一上拉晶体管Tu1通过第一输出节点OUT1连接至第四栅极线G4。第三R级STR3的第二上拉晶体管Tu2通过第二输出节点OUT2连接至第五的栅极线G5，如图7所示。

当Q节点第一自举时生成输出的第一上拉晶体管Tu1连接至第一栅极线G1至第四栅极线G4中的每个栅极线的一端。当Q节点第二自举时生成输出的第二上拉晶体管Tu2连接至第一栅极线G1至第四栅极线G4中的每个栅极线的另一端。

当Q节点第一自举时生成的输出电压的波形与当Q节点第二自举时生成的输出电压的波形不同。本发明的实施方式将第一上拉晶体管连接至栅极线的一端并且将第二上拉晶体管连接至栅极线的另一端，从而使施加 于第一栅极线G1至第四栅极线G4中的每个栅极线的栅极脉冲的上升时间和下降时间具有相同的持续时间。

第一时钟CLK1被提供给第一L级STL1的第一上拉晶体管Tu1，并且同时被提供给第一R级STR1的第二上拉晶体管Tu2。当第一时钟CLK1的电压被提供给第一L级STL1的第一上拉晶体管Tu1的漏极时，电荷通过第一上拉晶体管Tu1的栅极与漏极之间的寄生电容被提供给第一L级STL1的Q节点，因此Q节点被第一自举。同时，当第一时钟CLK1的电压被提供给第一R级STR1的第二上拉晶体管Tu2的漏极时，电荷通过第二上拉晶体管Tu2的栅极与漏极之间的寄生电容被提供给第一R级STR1的Q节点，因此Q节点被第二自举。因此，根据第一时钟CLK1的定时，第一栅极脉冲通过第一L级STL1的第一上拉晶体管Tu1被提供给第一栅极线G1的一端，并且同时通过第一R级STR1的第二上拉晶体管Tu2被提供给第一栅极线G1的另一端。

第二时钟CLK2被提供给第一L级STL1的第二上拉晶体管Tu2，并且同时被提供给第二R级STR2的第一上拉晶体管Tu1。当第二时钟CLK2的电压被提供给第一L级STL1的第二上拉晶体管Tu2的漏极时，电荷通过第二上拉晶体管Tu2的栅极与漏极之间的寄生电容被提供给第一L级STL1的Q节点，因此Q节点被第二自举。同时，当第二时钟CLK2的电压被提供给第二R级STR2的第一上拉晶体管Tu1的漏极时，电荷通过第一上拉晶体管Tu1的栅极与漏极之间的寄生电容被提供给第二R级STR2的Q节点，因此Q节点被第一自举。因此，根据第二时钟CLK2的定时，第二栅极脉冲通过第一L级STL1的第二上拉晶体管Tu2被提供给第二栅极线G2的一端，并且同时通过第二R级STR2的第一上拉晶体管Tu1被提供给第二栅极线G2的另一端。

第三时钟CLK3被提供给第二L级STL2的第一上拉晶体管Tu1，并且同时被提供给第二R级STR2的第二上拉晶体管Tu2。当第三时钟CLK3的电压被提供给第二L级STL2的第一上拉晶体管Tu1的漏极时，电荷通过第一上拉晶体管Tu1的栅极与漏极之间的寄生电容被提供给第二L级STL2的Q节点，因此Q节点被第一自举。同时，当第三时钟CLK3的电压被提供给第二R级STR2的第二上拉晶体管Tu2的漏极时，电荷通过第二上拉晶体管Tu2的栅极与漏极之间的寄生电容被提供给第二R级STR2的Q节点，因此Q节点被第二自举。因此，根据第三时钟CLK3的定时，第三栅极脉冲通过第二L级STL2的第一上拉晶体管Tu1被提 供给第三栅极线G3的一端，并且同时通过第二R级STR2的第二上拉晶体管Tu2被提供给第三栅极线G3的另一端。

第四时钟CLK4被提供给第二L级STL2的第二上拉晶体管Tu2，并且同时被提供给第三R级STR3的第一上拉晶体管Tu1。当第四时钟CLK4的电压被提供给第二L级STL2的第二上拉晶体管Tu2的漏极时，电荷通过第二上拉晶体管Tu2的栅极与漏极之间的寄生电容被提供给第二L级STL2的Q节点，因此Q节点被第二自举。同时，当第四时钟CLK4的电压被提供给第三R级STR3的第一上拉晶体管Tu1的漏极时，电荷通过第一上拉晶体管Tu1的栅极与漏极之间的寄生电容被提供给第三R级STR3的Q节点，因此Q节点被第一自举。因此，根据第四时钟CLK4的定时，第四栅极脉冲通过第二L级STL2的第二上拉晶体管Tu2被提供给第四栅极线G4的一端，并且同时通过第三R级STR3的第一上拉晶体管Tu1被提供给第四栅极线G4的另一端。

在图8中，“Q(STL)”为包括在左GIP电路中的L级的Q节点，并且“Q(STR)”为包括在右GIP电路中的R级的Q节点。“Vout(n)”为当Q节点第一自举时通过第一上拉晶体管Tu1输出的第n个输出电压。“Vout(n+1)”为当Q节点第二自举时通过第二上拉晶体管Tu2输出的第n+1个输出电压。

图7示出了左GIP电路和右GIP电路的不对称连接中的伪级的布置。

参照图7，本发明的实施方式通过一个输出通道使连接至每个栅极线的两端的GIP电路之一移位并且将左GIP电路和右GIP电路不对称地连接至栅极线。因此，从左GIP电路输出的伪输出的数目与从右GIP电路输出的伪输出的数目不同。

每个GIP电路可以包括与栅极线断开的多个伪级。所述多个伪级生成伪输出DMY1至DMY5。由于所述多个伪级的输出节点未连接至栅极线，因此伪输出DMY1至DMY5未被提供给栅极线，而被输入给下一级的起始脉冲端子或SET信号端子。在图7中所示的示例中，第三L级STL3可以响应于从第二L级STL2输出的伪输出DMY3和DMY4而对其Q节点进行充电。第三R级STR3可以响应于从第二R级STR2输出的伪输出DMY3和DMY4而对其Q节点进行充电。

在图7中所示的示例中，第一L级STL1和第二L级STL2为按顺序输出第一伪输出DMY1至第四伪输出DMY4的伪级。第一R级STR1 和第二R级STR2为按顺序输出第一伪输出DMY1至第四伪输出DMY4的伪级。第三R级STR3通过第一上拉晶体管Tu1和第一输出节点生成第五伪输出DMY5，并且通过第二上拉晶体管Tu2和第二输出节点输出第一栅极脉冲。

本发明的实施方式将第一上拉晶体管连接至栅极线的一端并且将第二上拉晶体管连接至栅极线的另一端。因此，如图8中所示，本发明的实施方式可以使施加于栅极线G1至栅极线G4中每个栅极线的栅极脉冲的上升时间和下降时间具有相同的持续时间。

除了根据本发明的实施方式的GIP电路的上述配置之外，可以使用其他配置。例如，如果图5和图7中所示的左GIP电路和右GIP电路相对于栅极线的连接配置颠倒，则可以获得相同的效果。

如上所述，根据本发明的实施方式的栅极驱动电路通过被一个Q节点控制的多个上拉晶体管生成多个输出电压(或栅极脉冲)。本发明的实施方式将第一栅极驱动电路和第二栅极驱动电路不对称地连接至栅极线的两端。因此，本发明的实施方式可以减小栅极驱动电路的尺寸并且可以通过使提供给栅极线的栅极脉冲具有相同的波形来实现显示装置的整个屏幕的一致的图像质量。

虽然已经参考多个示例性实施方式描述了实施方式，但应当理解，本领域技术人员可以构思出会落入本公开内容的原理的范围内的许多其他变型和实施方式。更具体地，可以在本公开内容、附图和所附权利要求的范围内对主题组合布置的组成部分和/或布置进行各种改变和修改。除了组成部分和/或布置的改变和修改之外，替选用途对于本领域技术人员而言也将变得明显。