栅极驱动电路和显示装置的制作方法

文档序号:13686818
栅极驱动电路和显示装置的制作方法

本发明涉及一种栅极驱动电路和显示装置,且特别涉及一种可提升图像显示品质的栅极驱动电路和显示装置。



背景技术:

平面显示装置,例如液晶显示(liquid crystal display;LCD)装置或有机发光二极管(organic light-emitting diode;OLED)显示装置等,通常具有多个移位寄存器,以用于控制显示装置中每个像素在同一时间点所显示的灰阶。因应近年来各界所关注的节能议题,显示装置内的电路设计亦需考量到功率耗损的程度。因此,如何设计移位寄存器内的电路,以达到节能的功效,已为本领域技术人员所致力的目标之一。另一方面,移位寄存器的电路设计也需考量信号在每个时间点所对应输出的正确性,以确保显示装置的图像显示品质。然而,对于高解析度的平面显示装置而言,移位寄存器容易受到杂讯的干扰,导致产生图像显示的问题,例如显示具有细横纹的图像或发生闪烁现象等。



技术实现要素:

本发明的目的是在于提供一种栅极驱动电路和显示装置,其可避免受到杂讯的影响而导致图像显示问题的产生,进而提升图像显示品质、移位寄存器的信赖度以及降低功率消耗等。

根据本发明的上述目的,提出一种栅极驱动电路,其用以驱动显示面板且包含第1级至第N级移位寄存器。这些移位寄存器用以分别产生且依序输出第1级至第N级扫描信号至显示面板,且每一这些移位寄存器用以接收起始信号,此起始信号用以触发第1级和第2级移位寄存器分别产生第1级和第2级扫描信号以及用以重设第3级至第N级移位寄存器,且N为大于或等于4的正整数。

依据本发明的一实施例,上述这些移位寄存器中的第i级移位寄存器包含预充电单元、上拉单元和下拉单元。预充电单元用以接收第一输入信号和第二输入信号且根据第一输入信号和第二输入信号而由节点输出预充电信号。上拉单元耦接于预充电单元,其用以接收预充电信号和时钟信号且根据预充电信号和时钟信号输出这些扫描信号之第i级扫描信号。下拉单元耦接于预充电单元和上拉单元,其用以接收预充电信号和下拉控制信号且根据预充电信号和下拉控制信号来控制这些扫描信号之第i级扫描信号的电平。

依据本发明的又一实施例,上述这些扫描信号中的第j级扫描信号输入至这些移位寄存器中第(j+1)级移位寄存器的下拉单元,且这些扫描信号中的第(j+1)级扫描信号输入至这些移位寄存器中第j级移位寄存器的下拉单元,其中j为奇数。

依据本发明的又一实施例,上述预充电单元包含第一晶体管和第二晶体管。第一晶体管的栅极用以接收第一输入信号,第一晶体管的第一源极/漏极用以接收第一参考电位,且第一晶体管的第二源极/漏极耦接至节点。第二晶体管的栅极用以接收第二输入信号,第二晶体管的第一源极/漏极用以接收第二参考电位,且第二晶体管的第二源极/漏极耦接至节点。

依据本发明的又一实施例,当i为1至2中的任一正整数时,上述第一输入信号为起始信号,且上述第二输入信号为这些扫描信号中的第(i+3)级扫描信号;当i为3至(N-3)中的任一正整数时,上述第一输入信号为这些扫描信号中的第(i-2)级扫描信号,且上述第二输入信号为这些扫描信号中的第(i+3)级扫描信号;当i为(N-2)至N中的任一正整数时,上述第一输入信号为这些扫描信号中的第(i-2)级扫描信号,且上述第二输入信号为起始信号或结束信号。

依据本发明的又一实施例,上述上拉单元包含第三晶体管,其栅极耦接至节点,其第一源极/漏极用以输出第i级扫描信号,且其第二源极/漏极用以接收时钟信号。

依据本发明的又一实施例,上述下拉单元包含第四晶体管至第十三晶体管。第四晶体管的第一源极/漏极用以接收参考电位,且第四晶体管的第二源极/漏极用以接收第三输入信号。第五晶体管的栅极耦接至第四晶体管的栅极,第五晶体管的第一源极/漏极用以接收参考电位,且第五晶体管的第二源极/漏极用以接收第四输入信号。第六晶体管的栅极耦接至第四晶体管的栅极,第六晶体管的第一源极/漏极用以接收参考电位,且第六晶体管的第二源极/漏极用以接收第五输入信号。第七晶体管的栅极耦接至第四晶体管的栅极,第七晶体管的第一源极/漏极用以接收参考电位,且第七晶体管的第二源极/漏极用以接收第六输入信号。第八晶体管的第一源极/漏极用以接收下拉控制信号,且第八晶体管的第二源极/漏极耦接至第四晶体管的栅极。第九晶体管的栅极和第一源极/漏极用以接收下拉控制信号,且第九晶体管的第二源极/漏极耦接至第八晶体管的栅极。第十晶体管的栅极用以接收第七输入信号,第十晶体管的第一源极/漏极用以接收参考电位,且第十晶体管的第二源极/漏极耦接至第四晶体管的栅极。第十一晶体管的栅极用以接收第三输入信号,第十一晶体管的第一源极/漏极用以接收参考电位,且第十一晶体管的第二源极/漏极耦接至第四晶体管的栅极。第十二晶体管的栅极用以接收第四输入信号,第十二晶体管的第一源极/漏极用以接收参考电位,且第十二晶体管的第二源极/漏极耦接至第八晶体管的栅极。第十三晶体管的栅极用以接收第三输入信号,第十三晶体管的第一源极/漏极用以接收参考电位,且第十三晶体管的第二源极/漏极耦接至第八晶体管的栅极。

依据本发明的又一实施例,当i为1或2时,上述第三输入信号为位于这些移位寄存器中第1级移位寄存器的节点的信号,上述第四输入信号为这些扫描信号的第1级扫描信号,上述第五输入信号为位于这些移位寄存器中第2级移位寄存器的节点的信号,上述第六输入信号为这些扫描信号的第2级扫描信号,且上述第七输入信号为起始信号。

依据本发明的又一实施例,当i为大于或等于3且小于或等于N的奇数时,上述第三输入信号为位于第i级移位寄存器的节点的信号,上述第四输入信号为第i级扫描信号,上述第五输入信号为位于这些移位寄存器中第(i+1)级移位寄存器的节点的信号,上述第六输入信号为这些扫描信号的第(i+1)级扫描信号,且上述第七输入信号为这些扫描信号的第(i-2)级扫描信号。

依据本发明的又一实施例,当i为大于或等于3且小于或等于N的偶数时,上述第三输入信号为位于这些移位寄存器中第(i-1)级移位寄存器的节点的信号,上述第四输入信号为这些扫描信号的第(i-1)级扫描信号,上述第五输入信号为位于第i级移位寄存器的节点的信号,上述第六输入信号为第i级扫描信号,且上述第七输入信号为这些扫描信号的第(i-3)级扫描信号。

依据本发明的又一实施例,当i为3至N中的任一正整数时,上述第i级移位寄存器还包含重置单元,其耦接预充电单元和上拉单元且用以在栅极驱动电路产生第1级至第N级扫描信号前重设第i级移位寄存器的节点的电平。

依据本发明的又一实施例,上述重置单元包含第十四晶体管,其栅极用以接收起始信号,其第一源极/漏极用以接收第二参考电位,且其第二源极/漏极耦接至节点。

依据本发明的又一实施例,输入至上述这些移位寄存器中相邻两个移位寄存器的时钟信号相差1/4个时钟周期。

依据本发明的又一实施例,输入至上述这些移位寄存器中相邻两个移位寄存器的下拉控制信号互为反相。

根据本发明的上述目的,另提出一种栅极驱动电路,其用以驱动显示面板且包含多级移位寄存器。这些移位寄存器用以分别产生且依序输出多个扫描信号至显示面板,每一这些移位寄存器均用以接收起始信号,且每一这些移位寄存器用以根据起始信号产生驱动信号或进行重设。

根据本发明的上述目的,另提出一种显示装置,其包含显示面板和第一栅极驱动电路。第一栅极驱动电路用以驱动显示面板且设置在显示面板的一侧。第一栅极驱动电路包含第1级至第N级第一移位寄存器。这些第一移位寄存器用以分别产生且依序输出第1级至第N级第一扫描信号至显示面板,且每一这些第一移位寄存器用以接收起始信号,其中起始信号用以触发第1级和第2级第一移位寄存器分别产生第1级和第2级第一扫描信号以及用以重设第3级至第N级第一移位寄存器,且N为大于或等于4的正整数。

依据本发明的一实施例,上述栅极驱动电路还包含第二栅极驱动电路。第二栅极驱动电路用以驱动显示面板且设置在显示面板相对于第一栅极驱动电路的另一侧。第二栅极驱动电路包含第1级至第N级第二移位寄存器。这些第二移位寄存器用以分别产生且依序输出第1级至第N级第二扫描信号至显示面板,且每一这些第二移位寄存器用以接收起始信号,其中起始信号用以触发第1级和第2级第二移位寄存器分别产生第1级和第2级第二扫描信号以及用以重设第3级至第N级第二移位寄存器。

依据本发明的又一实施例,上述些第二扫描信号分别与上述这些第一扫描信号具有实质相同的时序。

与现有技术相比,本发明具有如下有益效果:本发明的栅极驱动电路和显示装置,其可避免受到杂讯的影响而导致图像显示问题的产生,进而提升图像显示品质、移位寄存器的信赖度以及降低功率消耗等。

附图说明

为了更完整了解实施例及其优点,现参照结合附图做下列描述,其中:

图1为依据本发明一些实施例的显示装置的示意图;

图2为依据本发明一些实施例的栅极驱动电路的示意图;

图3A和图3B分别为图2的第1级和第2级移位寄存器的电路图;

图4A和图4B分别为图2的第i级和第(i+1)级移位寄存器的电路图;

图5为图2的栅极驱动电路的时序图;

图6为依据本发明一些实施例的显示装置的示意图。

具体实施方式

以下仔细讨论本发明的实施例。然而,可以理解的是,实施例提供许多可应用的概念,其可实施于各式各样的特定内容中。所讨论、揭示的实施例仅供说明,并非用以限定本发明的范围。

图1为依据本发明一些实施例的显示装置100的示意图。显示装置100可以是例如扭转向列(twisted nematic;TN)型、水平切换(in-plane switching;IPS)型、边缘电场切换(fringe-field switching;FFS)型或垂直配向(vertical alignment;VA)型等各种类型的液晶显示面板,或是有机发光二极管(organic light emitting diode;OLED)显示面板,但不限于此。显示装置100具有显示面板110,而在显示面板110中具有多个排列成阵列的像素,其共同用以显示图像。源极驱动器120用以将图像数据转换为源极驱动信号,且将源极驱动信号传输至显示区域110中的像素。栅极驱动器130用以产生栅极驱动信号,且将栅极驱动信号传输至显示区域110中的像素。显示面板110中的像素受到源极驱动信号和栅极驱动信号的驱动而共同显示图像。在一些实施例中,如图1所示,源极驱动器120和栅极驱动器130是设置在显示面板110外。在其他实施例中,显示面板110为系统整合式玻璃面板(system on glass;SOG),且源极驱动器120和栅极驱动器130是制作在显示面板110中。

图2为依据本发明一些实施例图1的栅极驱动电路200的示意图。栅极驱动电路200适用于图1的显示装置100或是其它类似的显示装置。以下以设置于使用于图1的显示装置100为例说明。栅极驱动电路200为栅极驱动器130的一部分,且其包含时钟信号线L1~L4、起始信号线S、结束信号线R和第1级至第N级移位寄存器210(1)~210(N),其中N为大于或等于4的正整数。进一步地,N为大于4的偶数,且移位寄存器210(1)~210(N)中每两个相邻的移位寄存器互相耦接。时钟信号线L1~L4用以提供时钟信号C1~C4至对应的移位寄存器210(1)~210(N)。在图2中,时钟信号线L1~L4以时钟信号C1~C4的循环顺序分别提供时钟信号C1~C4至对应的移位寄存器210(1)~210(N),时钟信号C2与时钟信号C1相差1/4个时钟周期,时钟信号C3与时钟信号C2相差1/4个时钟周期,且时钟信号C4与时钟信号C3相差1/4个时钟周期。此外,起始信号线S用以提供起始信号STV至第1级至第N级移位寄存器210(1)~210(N),且结束信号线R用以提供结束信号RST至第(N-2)级至第N级移位寄存器210(N-2)~210(N)。第1级至第N级移位寄存器210(1)~210(N)用以分别产生第1级至第N级扫描信号SC(1)~SC(N)且分别将第1级至第N级扫描信号SC(1)~SC(N)输入至显示面板110的多个扫描线(图未绘示)。第1级至第N级移位寄存器210(1)~210(N)之间的耦接关系将于图3A至图4B中描述。

图3A和图3B分别为图2的第1级移位寄存器210(1)和第2级移位寄存器210(2)的电路图。第1级移位寄存器210(1)和第2级移位寄存器210(2)包含预充电单元310、上拉单元320和下拉单元330。

在图3A的第1级移位寄存器210(1)中,预充电单元310用以接收起始信号STV和第4级扫描信号SC(4),且根据起始信号STV和第4级扫描信号SC(4)由节点X(1)输出预充电信号。预充电单元310包含晶体管M1、M2。晶体管M1的栅极用以接收起始信号STV,晶体管M1的第一源极/漏极用以接收参考电位VGH,且晶体管M1的第二源极/漏极耦接至节点X(1)。晶体管M2的栅极用以接收第4级扫描信号SC(4),晶体管M2的第一源极/漏极用以接收参考电位VGL,且晶体管M2的第二源极/漏极耦接至节点X(1)。参考电位VGH、VGL分别为相对的高电平电压和低电平电压。

在图3A的第1级移位寄存器210(1)中,上拉单元320耦接至预充电单元310,其用以接收预充电信号和时钟信号C1,且根据预充电信号和时钟信号C1输出第1级扫描信号SC(1)。上拉单元320包含晶体管M3,其栅极耦接至节点X(1),其第一源极/漏极用以接收时钟信号C1,且其第二源极/漏极用以输出第1级扫描信号SC(1)。

在图3A的第1级移位寄存器210(1)中,下拉单元330耦接预充电单元310和上拉单元320,其用以接收预充电信号和下拉控制信号GPWL1,且根据预充电信号和下拉控制信号GPWL1来控制第1级扫描信号SC(1)的电平。下拉单元330包含晶体管M4~M13。晶体管M4的第一源极/漏极用以接收参考电位VGL,且晶体管M4的第二源极/漏极耦接至节点X(1)并用以接收预充电信号。晶体管M5的栅极耦接至晶体管M4的栅极,晶体管M5的第一源极/漏极用以接收参考电位VGL,且晶体管M5的第二源极/漏极用以接收第1级扫描信号SC(1)。晶体管M6的栅极耦接至晶体管M4的栅极,晶体管M6的第一源极/漏极用以接收参考电位VGL,且晶体管M6的第二源极/漏极耦接至第2级移位寄存器210(2)中的节点X(2)并用以接收第2级移位寄存器210(2)的预充电信号。晶体管M7的栅极耦接至晶体管M4的栅极,晶体管M7的第一源极/漏极用以接收参考电位VGL,且晶体管M7的第二源极/漏极用以接收第2级扫描信号SC(2)。晶体管M8的第一源极/漏极用以接收下拉控制信号GPWL1,且晶体管M8的第二源极/漏极耦接至晶体管M4的栅极。晶体管M9栅极和第一源极/漏极用以接收下拉控制信号GPWL1,且晶体管M9的第二源极/漏极耦接至晶体管M8的栅极。晶体管M10的栅极用以接收起始信号STV,晶体管M10的第一源极/漏极用以接收参考电位VGL,且晶体管M10的第二源极/漏极耦接至晶体管M4的栅极。晶体管M11的栅极耦接至节点X(1)并用以接收预充电信号,晶体管M11的第一源极/漏极用以接收参考电位VGL,且晶体管M11的第二源极/漏极耦接至晶体管M4的栅极。晶体管M12的栅极耦接至第2级移位寄存器210(2)中的节点X(2)并用以接收第2级移位寄存器210(2)的预充电信号,晶体管M12的第一源极/漏极用以接收参考电位VGL,且晶体管M12的第二源极/漏极耦接至晶体管M8的栅极。晶体管M13的栅极耦接至节点X(1)并用以接收预充电信号,晶体管M13的第一源极/漏极用以接收参考电位VGL,且晶体管M13的第二源极/漏极耦接至晶体管M8的栅极。

在图3B的第2级移位寄存器210(2)中,预充电单元310用以接收起始信号STV和第5级扫描信号SC(5),且根据起始信号STV和第5级扫描信号SC(5)由节点X(2)输出预充电信号。晶体管M1的栅极用以接收起始信号STV,晶体管M1的第一源极/漏极用以接收参考信号VGH,且晶体管M1的第二源极/漏极耦接至节点X(2)。晶体管M2的栅极用以接收第5级扫描信号SC(5),晶体管M2的第一源极/漏极用以接收参考信号VGL,且晶体管M2的第二源极/漏极耦接至节点X(2)。

在图3B的第2级移位寄存器210(2)中,上拉单元320耦接预充电单元310,其用以接收预充电信号和时钟信号C2,且根据预充电信号和时钟信号C2输出第2级扫描信号SC(2)。晶体管M3的栅极耦接至节点X(2),晶体管M3的第一源极/漏极用以接收时钟信号C2,且晶体管M3的第二源极/漏极用以输出第2级扫描信号SC(2)。

在图3B的第2级移位寄存器210(2)中,下拉单元330耦接预充电单元310和上拉单元320,其用以接收预充电信号和下拉控制信号GPWL2,且根据预充电信号和下拉控制信号GPWL2来控制第2级扫描信号SC(2)的电平。下拉控制信号GPWL1、GPWL2互为反相。晶体管M4的第一源极/漏极用以接收参考电位VGL,且晶体管M4的第二源极/漏极耦接至第1级移位寄存器210(1)中的节点X(1),并用以接收第1级移位寄存器210(1)的预充电信号。晶体管M5的栅极耦接至晶体管M4的栅极,晶体管M5的第一源极/漏极用以接收参考电位VGL,且晶体管M5的第二源极/漏极用以接收第1级扫描信号SC(1)。晶体管M6的栅极耦接至晶体管M4的栅极,晶体管M6的第一源极/漏极用以接收参考电位VGL,且晶体管M6的第二源极/漏极耦接至节点X(2)并用以接收预充电信号。晶体管M7的栅极耦接至晶体管M4的栅极,晶体管M7的第一源极/漏极用以接收参考电位VGL,且晶体管M7的第二源极/漏极用以接收第2级扫描信号SC(2)。晶体管M8的第一源极/漏极用以接收下拉控制信号GPWL2,且晶体管M8的第二源极/漏极耦接至晶体管M4的栅极。晶体管M9栅极和第一源极/漏极用以接收下拉控制信号GPWL2,且晶体管M9的第二源极/漏极耦接至晶体管M8的栅极。晶体管M10的栅极用以接收起始信号STV,晶体管M10的第一源极/漏极用以接收参考电位VGL,且晶体管M10的第二源极/漏极耦接至晶体管M4的栅极。晶体管M11的栅极耦接至第1级移位寄存器210(1)中的节点X(1)并用以接收第1级移位寄存器210(1)的预充电信号,晶体管M11的第一源极/漏极用以接收参考电位VGL,且晶体管M11的第二源极/漏极耦接至晶体管M4的栅极。晶体管M12的栅极耦接至节点X(2)并用以接收预充电信号,晶体管M12的第一源极/漏极用以接收参考电位VGL,且晶体管M12的第二源极/漏极耦接至晶体管M8的栅极。晶体管M13的栅极耦接至第1级移位寄存器210(1)中的节点X(1)并用以接收第1级移位寄存器210(1)的预充电信号,晶体管M13的第一源极/漏极用以接收参考电位VGL,且晶体管M13的第二源极/漏极耦接至晶体管M8的栅极。

图4A和图4B分别为图2的第i级移位寄存器210(i)和第(i+1)级移位寄存器210(i+1)的电路图,其中i为3至(N-1)中的奇数。第i级移位寄存器210(i)和第(i+1)级移位寄存器210(i+1)包含预充电单元410、上拉单元420、下拉单元430和重置单元440,其中预充电单元410、上拉单元420和下拉单元430中的电子电路元件分别对应至预充电单元310、上拉单元320和下拉单元330中的电子电路元件。

在图4A的第i级移位寄存器210(i)中,预充电单元410用以接收输入信号IN1、IN2,且根据输入信号IN1、IN2由节点X(i)输出预充电信号。晶体管M1的栅极用以接收输入信号IN1,晶体管M1的第一源极/漏极用以接收参考信号VGH,且晶体管M1的第二源极/漏极耦接至节点X(i)。晶体管M2的栅极用以接收输入信号IN2,晶体管M2的第一源极/漏极用以接收参考信号VGL,且晶体管M2的第二源极/漏极耦接至节点X(i)。

在图4A的第i级移位寄存器210(i)中,上拉单元420耦接预充电单元410,其用以接收预充电信号和时钟信号CN1,且根据预充电信号和时钟信号CN1输出第i级扫描信号SC(i)。晶体管M3的栅极耦接至节点X(i),晶体管M3的第一源极/漏极用以接收时钟信号CN1,且晶体管M3的第二源极/漏极用以输出第i级扫描信号SC(i)。若(i+1)为4的倍数,则时钟信号CN1为时钟信号线L3提供的时钟信号C3。反之,若(i+1)不为4的倍数,则时钟信号CN1为时钟信号线L1提供的时钟信号C1。

在图4A的第i级移位寄存器210(i)中,下拉单元430耦接预充电单元410和上拉单元420,其用以接收预充电信号和下拉控制信号GPWL1,且根据预充电信号和下拉控制信号GPWL1来控制第i级扫描信号SC(i)的电平。晶体管M4的第一源极/漏极用以接收参考电位VGL,且晶体管M4的第二源极/漏极耦接至节点X(i)并用以接收预充电信号。晶体管M5的栅极耦接至晶体管M4的栅极,晶体管M5的第一源极/漏极用以接收参考电位VGL,且晶体管M5的第二源极/漏极用以接收第i级扫描信号SC(i)。晶体管M6的栅极耦接至晶体管M4的栅极,晶体管M6的第一源极/漏极用以接收参考电位VGL,且晶体管M6的第二源极/漏极耦接至第(i+1)级移位寄存器210(i+1)中的节点X(i+1),并用以接收第(i+1)级移位寄存器210(i+1)的预充电信号。晶体管M7的栅极耦接至晶体管M4的栅极,晶体管M7的第一源极/漏极用以接收参考电位VGL,且晶体管M7的第二源极/漏极用以接收第(i+1)级扫描信号SC(i+1)。晶体管M8的第一源极/漏极用以接收下拉控制信号GPWL1,且晶体管M8的第二源极/漏极耦接至晶体管M4的栅极。晶体管M9栅极和第一源极/漏极用以接收下拉控制信号GPWL1,且晶体管M9的第二源极/漏极耦接至晶体管M8的栅极。晶体管M10的栅极用以接收第(i-2)级扫描信号SC(i-2),晶体管M10的第一源极/漏极用以接收参考电位VGL,且晶体管M10的第二源极/漏极耦接至晶体管M4的栅极。晶体管M11的栅极耦接至节点X(i)并用以接收预充电信号,晶体管M11的第一源极/漏极用以接收参考电位VGL,且晶体管M11的第二源极/漏极耦接至晶体管M4的栅极。晶体管M12的栅极耦接至第(i+1)级移位寄存器210(i+1)中的节点X(i+1),并用以接收第(i+1)级移位寄存器210(i+1)的预充电信号,晶体管M12的第一源极/漏极用以接收参考电位VGL,且晶体管M12的第二源极/漏极耦接至晶体管M8的栅极。晶体管M13的栅极耦接至节点X(i)并用以接收预充电信号,晶体管M13的第一源极/漏极用以接收参考电位VGL,且晶体管M13的第二源极/漏极耦接至晶体管M8的栅极。

在图4A的第i级移位寄存器210(i)中,重置单元440耦接至预充电单元410和上拉单元420,其用以接收重置信号STV,且根据重置信号STV来重设节点X(i)的电平(即重设预充电信号)。重置单元440包含晶体管M14,其栅极用以接收起始信号STV,其第一源极/漏极用以接收参考电位VGL,且其第二源极/漏极耦接至节点X(i)。

在图4B的第(i+1)级移位寄存器210(i+1)中,预充电单元410用以接收输入信号IN3、IN4,且根据输入信号IN3、IN4由节点X(i+1)输出预充电信号。晶体管M1的栅极用以接收输入信号IN3,晶体管M1的第一源极/漏极用以接收参考信号VGH,且晶体管M1的第二源极/漏极耦接至节点X(i+1)。晶体管M2的栅极用以接收输入信号IN4,晶体管M2的第一源极/漏极用以接收参考信号VGL,且晶体管M2的第二源极/漏极耦接至节点X(i+1)。

在图4B的第(i+1)级移位寄存器210(i+1)中,上拉单元420耦接至预充电单元410,其用以接收预充电信号和时钟信号CN2,且根据预充电信号和时钟信号CN2输出扫描信号SC(i+1)。晶体管M3的栅极耦接至节点X(i+1),晶体管M3的第一源极/漏极用以接收时钟信号C2,且晶体管M3的第二源极/漏极用以输出扫描信号SC(2)。若(i+1)为4的倍数,则时钟信号CN1为时钟信号线L4提供的时钟信号C4。反之,若(i+1)不为4的倍数,则时钟信号CN1为时钟信号线L2提供的时钟信号C2。

在图4B的第(i+1)级移位寄存器210(i+1)中,下拉单元430耦接预充电单元410和上拉单元420,其用以接收预充电信号和下拉控制信号GPWL2,且根据预充电信号和下拉控制信号GPWL2来控制第(i+1)级扫描信号SC(i+1)的电平。晶体管M4的第一源极/漏极用以接收参考电位VGL,且晶体管M4的第二源极/漏极耦接至第i级移位寄存器210(i)中的节点X(i),并用以接收第i级移位寄存器210(i)的预充电信号。晶体管M5的栅极耦接至晶体管M4的栅极,晶体管M5的第一源极/漏极用以接收参考电位VGL,且晶体管M5的第二源极/漏极用以接收第i级扫描信号SC(i)。晶体管M6的栅极耦接至晶体管M4的栅极,晶体管M6的第一源极/漏极用以接收参考电位VGL,且晶体管M6的第二源极/漏极耦接至节点X(i+1)并用以接收预充电信号。晶体管M7的栅极耦接至晶体管M4的栅极,晶体管M7的第一源极/漏极用以接收参考电位VGL,且晶体管M7的第二源极/漏极用以接收第(i+1)级扫描信号SC(i+1)。晶体管M8的第一源极/漏极用以接收下拉控制信号GPWL2,且晶体管M8的第二源极/漏极耦接至晶体管M4的栅极。晶体管M9栅极和第一源极/漏极用以接收下拉控制信号GPWL2,且晶体管M9的第二源极/漏极耦接至晶体管M8的栅极。晶体管M10的栅极用以接收第(i-2)级扫描信号SC(i-2),晶体管M10的第一源极/漏极用以接收参考电位VGL,且晶体管M10的第二源极/漏极耦接至晶体管M4的栅极。晶体管M11的栅极耦接至第i级移位寄存器210(i)中的节点X(i),并用以接收第i级移位寄存器210(i)的预充电信号,晶体管M11的第一源极/漏极用以接收参考电位VGL,且晶体管M11的第二源极/漏极耦接至晶体管M4的栅极。晶体管M12的栅极耦接至节点X(i+1)并用以接收预充电信号,晶体管M12的第一源极/漏极用以接收参考电位VGL,且晶体管M12的第二源极/漏极耦接至晶体管M8的栅极。晶体管M13的栅极耦接至第i级移位寄存器210(i)中的节点X(i),并用以接收第i级移位寄存器210(i)的预充电信号,晶体管M13的第一源极/漏极用以接收参考电位VGL,且晶体管M13的第二源极/漏极耦接至晶体管M8的栅极。

在图4B的第(i+1)级移位寄存器210(i+1)中,重置单元440耦接至预充电单元410和上拉单元420,其用以接收重置信号STV,且根据重置信号STV来重设节点X(i+1)的电平(即重设预充电信号)。晶体管M14的栅极用以接收起始信号STV,晶体管M14的第一源极/漏极用以接收参考电位VGL,且晶体管M14的第二源极/漏极耦接至节点X(i+1)。

若移位寄存器210(i)为第3级至第(N-5)级移位寄存器210(3)~210(N-5)中的奇数级移位寄存器,则输入信号IN1~IN4分别为第(i-2)级扫描信号SC(i-2)、第(i+3)级扫描信号SC(i+3)、第(i-1)级扫描信号SC(i-1)和第(i+4)级扫描信号SC(i+4)。若移位寄存器210(i)为第(N-3)级移位寄存器210(N-3),则输入信号IN1~IN4分别为第(N-5)级扫描信号SC(N-5)、第N级扫描信号SC(N)、第(N-4)级扫描信号SC(N-4)和结束信号RST。若移位寄存器210(i)为第(N-1)级移位寄存器210(N-1),则输入信号IN1~IN4分别为第(N-3)级扫描信号SC(N-3)、结束信号RST、第(N-2)级扫描信号SC(N-2)和结束信号RST。

应注意的是,在其他实施例中,栅极驱动电路200可不具有结束信号线R。在此情形下,第(N-2)级至第N级移位寄存器210(N-2)~210(N)中的晶体管M2用以接收起始信号STV。

图5为图2的栅极驱动电路200的时序图。为方便说明,图5仅示出第1级至第5级移位寄存器210(1)~210(5)的部分信号的时序变化。如图5所示,当起始信号STV在时间点t0从低电平升至高电平时,第1级移位寄存器210(1)的节点X(1)和第2级移位寄存器210(2)的节点X(2)均从低电平升至第一高电平,而第3级移位寄存器210(3)的节点X(3)至第5级移位寄存器210(5)的节点X(5)受到重置单元440的作用而维持在低电平。在时间点t2时(即经过两个时间单位后;每两个相邻时间点相差一时间单位),起始信号STV从高电平降至低电平,而时钟信号C1从低电平升至高电平。此时,第1级移位寄存器210(1)的节点X(1)再从第一高电平升至第二高电平,且第1级扫描信号SC(1)从低电平升至高电平。在时间点t4时,时钟信号C1从高电平降至低电平,使得第1级扫描信号SC(1)从高电平降至低电平,且第1级移位寄存器210(1)的节点X(1)从第二高电平降至第一高电平。在时间点t5时,第4级扫描信号SC(4)受到时钟信号C4的作用从低电平升至高电平,使得第1级移位寄存器210(1)的节点X(1)从第一高电平降至低电平。

时钟信号C1~C4依序在时间点t2、t3、t4、t5从低电平升至高电平,每一时钟信号C1~C4的周期为四个时间单位,且每一时钟信号C1~C4的高电平持续时间和低电平持续时间各占两个时间单位。通过时钟信号C1~C4的电平变化,第1级扫描信号SC(1)至第5级扫描信号SC(5)依序从低电平升至高电平且依序从高电平降至低电平。

本发明的特点在于,通过第3级至第N级移位寄存器210(3)~210(N)中的重置单元440,在第1级至第N级扫描信号SC(1)~SC(N)产生前,且在起始信号STV升为高电平时,分别重设第3级至第N级移位寄存器210(3)~210(N)中的节点X(3)~X(N)的电平,且消除节点X(3)~X(N)的浮接状态,可抑制节点X(3)~X(N)受到杂讯的影响而产生小突波,避免造成参考电位VGL的突波而导致图像显示问题的产生(例如细横纹的出现、杂讯干扰问题和闪烁现象),进而提升图像显示品质、移位寄存器的信赖度以及降低功率消耗等。

在上述实施例中所述的技术内容亦可应用在以左右两侧同时驱动的显示装置上。请参照图6,其绘示显示装置600的示意图。显示装置600包含显示面板610、源极驱动器620和栅极驱动器630A、630B。显示装置600与图1的显示装置100类似,两者的差别在于显示装置600具有两个栅极驱动器630A、630B。如图6所示,栅极驱动器630A、630B分别设置于显示面板610的左右两侧,且共同用以将栅极驱动信号传输至显示面板610。在其他实施例中,栅极驱动器630A、630B的设置位置可依据不同的设计需求而对应调整。栅极驱动器630A、630B可包含相同个数的移位寄存器,且其输出的扫描信号的时序相同。在一些实施例中,栅极驱动器630A、630B均包含图2所示的栅极驱动电路200,且栅极驱动器630A、630B所输出的扫描信号具有实质相同的时序。显示面板610和源极驱动器620分别与图1的显示面板110和源极驱动器120大致相同,故在此不再赘述。

虽然本发明已以实施例说明如上,然其并非用以限定本发明,任何所属技术领域中的技术人员,在不脱离本发明的精神和范围内,当可作些许的变动与润饰,故本发明的保护范围当视权利要求所界定者为准。

...
当前第1页1 2 3 
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1