半桥或全桥输出驱动级的栅极驱动器电路及对应驱动方法与流程

本说明书一般涉及用于半桥或全桥输出驱动级的栅极驱动器电路。

背景技术：

最近在集成高电压驱动器的市场上，对于高频信号的需求越来越大。为了达到高性能，需要解决低电压输入和高电压输出之间的芯片中的高转换速率和低延迟问题。

在dc-dc转换器应用中，高转换速率沿有助于获得较高的效率，这是由于它们降低了换相损耗，因此降低了功耗，提高了使用这些电路的系统的性能。此外，较高的频率允许选择较小的电感，这就意味着较高的效率和较低的系统成本。

在包络跟踪应用中，高频信号允许具有合适的供电电压包络。在这些系统中，供电电压必须被持续地适配于负载要求，以便允许具有系统最大效率。这种情形特别适合用于数字通信基站(移动电话和数字电视是主要实例)。此外，只要必须解决对于输出水平的快速反应，就必须获得功率级上的从数字低电压输入信号到模拟高电压输出信号的低延迟。

在电子医疗应用中，尤其是在回音图像仪(ecographicmachines)中，需要高电压半桥以驱动压电元件，从而得到超声波。高电流峰值是需要的。

所有这些特征通常必须通过专用的设计方案来实现。

在图1中，为了更好地理解利用高转换速率信号进行操作的半桥驱动器输出级或全桥驱动器输出级的问题，示出了包含高侧(即，连接到供电电压的侧)支路和低侧(即，连接到较低参考电压的侧)支路(特别是接地支路)的半桥驱动器11。半桥11包括高侧输出晶体管和低侧输出晶体管，高侧输出晶体管特别是高电压pmos或pmosfetmp，低侧输出晶体管特别是nmos或nmosfetmn，它们通过各自的栅极驱动器10p和10n而被控制，栅极驱动器10p和10n驱动施加到这些晶体管各自栅极的选通信号gp和gn。每个栅极驱动器10p和10n接收对应低水平信号plv或nlv作为输入，然而其被称为高电压接地，即，它是偏移的低水平信号，在图1中仅示出波形lsc，其简要示出了引起高侧栅极驱动器10p上输入低信号plv逻辑状态变化的瞬状态振荡。每个栅极驱动器10p和10n连接到各自的用于高侧的高电压电源vpp或用于低侧的vnn，并且还接收称为各自的高压供电电压vpp_rif＝vpp-vdd电压或vnn_rif＝vnn-vdd电压的参考接地电压，vdd作为数字供电电压，特别是低水平的供电电压。

附图标记12表示键合引线的寄生电感，该键合引线在半桥11和高侧高电压电源vpp之间连接芯片与封装焊盘13，并且还示出了与封装焊盘13相关的电压发生器14。附图标记15表示高侧功率mosfetmp的寄生电容，同时用附图标记16表示电容器，所述电容器代表电源线和信号线之间、芯片中的固定电压和信号线之间、以及芯片中的固定电压和被称为接地电压vpp_rif之间存在的电容。如已经提到的，为简单起见，在图1中仅仅示出对应于高侧的寄生元件，尽管在低侧存在双寄生元件。

然后，使用olv指示相对于供电电压vpp和参考接地电压vpp_rif的低压元件上的过电压，ov表示高侧mosfet晶体管mp的栅极导通信号的过电压，uv对应于欠电压，而ohv表示在半桥11输出高压元件上的总过电压。i表示在高侧mosfetmp中流动的电流的尖峰，该尖峰导致vpp振荡。

寄生元件15和16决定在高转换速率信号存在情况下的若干效果。

首先，半桥驱动器输出上的高侧坡(highslopes)导致电流尖峰i形貌有巨大的尖端。此电流尖峰流过呈现寄生电感15的任何金属路径，如键合引线12和包络中的其他键合引线，导致供电电压上的高振荡，这可能：

-损坏相关功率级mosfetmp或mn，功率级mosfetmp或mn在mosfet处于导通(on)状态时，具有超栅极源极电压vgs，功率级mosfetmp或mn在mosfet处于截止(off)状态时，具有超漏极源极电压vds，

-损坏低压逻辑，

-导致功率器件的伪(spurious)导通或伪截止，这是因为逻辑状态的变化，例如在栅极驱动器11p处信号lv中所示的情形。这可能会由于交叉传导(高侧和低侧同时导通)导致功率级的损坏，并可能导致半桥将处于高阻抗状态。

已采取了若干方法来避免上述不利影响。

例如，为了获得低延迟，已知的是使用电容栅极驱动器。然而这个解决方案本身决定了对于高电压电源振荡的敏感度。为了避免这后一问题，已知通过例如用凸点键合代替键合引线，以减少从电路到滤波电容的路径中的寄生电感，虽然结果通常还有欠缺。

同样，使用包络中的电容或者在距离硅非常小的距离滤波电源电压通常被证明是不够的。包络中另外的无源元件意味着成本的增加。

还知晓的是，将供电路径分割成滤波无源元件和发生器。然而，在凸点数目和外部无源元件数量增加的同时，获得了低面积效率(凸点有限的硅面积和生产成本)。

当然，可以尝试使用较低的工作频率和转换速率、缓慢导通和截止，但这决定了有限的功能，即，芯片中的高传播延迟。

对于伪导通和伪截止的问题，已知的是使用电阻水平移位器，然而这并不总是有效，导致高功率消耗和缓慢换向。当几个半桥共用同一电源时，屏蔽电路反而是不适用的。

技术实现要素：

本公开内容的各种实施例可以应用于例如跟踪4g，5g的包络、偏移基站、数字站、数字电视、dc-dc变换器、超声脉冲发生器。

一个或多个实施例提供了用于半桥或全桥输出驱动级的栅极驱动器电路，以高转换速率操作，它解决了现有技术的缺陷。

权利要求书构成了在此提供的针对各种实施例的技术教导的主要部分。

根据这里所描述的解决方案，电路包括高侧和低侧支路，每个高侧支路和低侧支路包括具有信号输出的置位-复位锁存器，信号输出作为选通信号馈入半桥或全桥驱动级的对应晶体管，并且包括差分电容水平移位器电路，接收处于低电压水平的输入信号，并输出高电压信号以驱动置位-复位锁存器的置位输入和复位输入

在变型实施例，该电路包括：该差分电容水平移位器电路包括电容水平移位器电路部分，该电容水平移位器电路部分接收处于低电压水平的该输入信号，将处于低电压水平的该输入信号移位到高电压水平，并将其提供给差分电路，该差分电路的输出分别馈入该置位-复位锁存器的置位输入和复位输入。

在变型实施例中，电路包括置位-复位锁存器，该置位-复位锁存器通过包括多个限定抽头的反相缓冲器的驱动链，将其输出馈入到晶体管，该差分电路包括两个反馈电路模块，这两个反馈电路模块被配置成，当被使能时，将附加电流馈入到该差分电路的两个输出，该电路模块通过从该延迟线的抽头获得的各自反馈信号被使能，特别是对应于提供该置位-复位锁存器的反相输出的抽头的第一反馈信号和在后面抽头获得的第二反馈信号。

在变型实施例，该电路包括接收作为输入的pwm信号并输出该低水平信号的低水平信号发生器，该低水平信号发生器配置成以产生将所述输入pwm信号延迟给定时间延迟的延迟输入信号，获得低侧信号以驱动低侧晶体管对该延迟输入信号和输入pwm信号执行逻辑或布尔运算，得到高侧信号以驱动该高侧晶体管，并且对该延迟输入信号和输入pwm信号执行逻辑与布尔运算。

在变型实施例中，电路包括发生器，该发生器被进一步配置成从该低侧信号得到低侧低水平导通信号和低侧低水平截止信号以及高侧低水平导通信号和高侧低水平截止信号，该低侧低水平导通信号具有对应从该低侧信号的下降沿开始的给定长度的导通触发脉冲，该低侧低水平截止信号具有从该低侧信号的上升沿开始的给定长度的截止触发脉冲，该高侧低水平导通信号和高侧低水平截止信号具有从该高侧信号的对应上升沿和下降沿开始的触发脉冲。

在变型实施例，该电路包括附加同步回路，该附加同步回路产生相对于该pwm信号的同步并延迟的同步pwm延迟信号，该附加同步回路具有来自高侧和低侧延迟线的抽头的低侧延迟信号和高侧延迟信号作为输入，该附加同步回路配置成从该输入信号得到第二置位-复位锁存器的置位信号和复位信号，该第二置位-复位锁存器输出该同步pwm延迟信号。

在各种实施方案中，本文所述的技术方案还涉及上述实施例的的一个实施例中使用栅极驱动器电路驱动半桥或全桥输出驱动级和执行该栅极驱动器电路操作的方法。

附图说明

将参考附图结合非限制性实例进行描述，其中：

图1是常规半桥驱动器的电路图；

图2是示意性地表示如本文所述的栅极驱动器电路的一个实施例的电路图；

图3a和3b是表示在图2的栅极驱动器电路中采用的信号的时序图；

图4是电路图，详细说明了图2的栅极驱动器电路的高侧差分电容水平偏移器的一个实施例；

图5是表示图4电路的一个实施例的电路图；

图6表示本文中所述的栅极驱动器电路的替代实施例；

图7a和7b是表示根据本公开实施例的栅极驱动器电路中采用的另外信号的时序图；

图8a和8b是表示在图6的实施例中采用的信号的时序图。

具体实施方式

随后的描述说明旨在描述实施例的深入理解的各种特定细节。可以在没有一个或多个具体细节、或者使用其它方法、组件、材料等的情况下实施这些实施例。在其他情况下，公知的结构、材料、或操作没有示出或详细描述，以免模糊这些实施例的各个方面。

在本说明书的框架中参照“实施例”或“一个实施例”是指，相对于实施例描述的特定配置、结构或特征被包括在至少一个实施例中。同样地，本说明书的各点存在的术语诸如“在实施例中”或“在一个实施例中”不一定指同一个实施例。此外，在一个或多个实施例中可以适当地组合特定构型、结构或特性。

本文中所用的附图标记旨在为了方便，因此并不限定保护范围或实施例的范围。

在图2中，示出半桥输出驱动级11，它是由栅极驱动器21的结构驱动，栅极驱动器21的结构包括高侧栅极驱动器21p和低侧栅极驱动器21n。

栅极驱动器21的结构在各自的低电压驱动器22po和22pf处接收两个低水平信号，高侧低水平导通信号ponlv和高侧低水平截止信号pofflv，该各自的低电压驱动器22po和22pf连接到数字电压源vdd和对应的接地gnd。低电压高侧驱动器22po和22pf连同对应低电压低侧电压驱动器22no和22nf一起包含在低水平驱动级22中。

这样的信号优选地通过信号发生器30产生，信号发生器30接收输入pwm信号pwm_in(在图7a的时序图中示出)，并产生高侧低水平导通信号ponlv和高侧低水平信号pofflv。通常，信号发生器30控制所有高侧和低侧信号。在图7a中，示出了由信号发生器30产生的其它信号的时序图。特别是，信号发生器30产生延迟输入信号pwm_in_delayed，例如通过延迟线，延迟给定时间延迟δ的输入pwm信号pwm_in。然后，信号发生器电路30在延迟输入信号pwm_in_delayed和输入pwm信号pwm_in上执行逻辑或(or)，从而获得低侧信号nlv来驱动低侧mosfet，并且在延迟输入信号pwm_in_delayed和输入pwm信号pwm_in上执行逻辑或，从而获得高侧信号nlv以驱动高侧mosfet，高侧信号nlv具有延迟了时间延迟δ的上升沿和预期时间延迟δ的下降沿，以避免半桥11的两个mosfet同时导电。在图7a中，noff指示对应于nmosmn要进入截止状态的转换，而non表示导通状态。以相同的方式，poff指示对应于功率pmosmp要进入截止状态的转换，而pon表示导通状态。

如图7b所示，从低侧信号nlv发生器30可以得到低侧低水平截止信号nofflv和低侧低水平导通信号nonlv，该低侧低水平截止信号nofflv在低侧信号nlv的上升沿具有从对应nmosmn截止状态noff开始的从高状态到低状态的给定长度的触发脉冲hnf，该低侧低水平导通信号nonlv具有从nlv低侧信号的下降沿(状态non)开始的给定长度的触发脉冲hno。对于高侧信号plv同样可以实现上述的情形，即，获得高侧低水平导通信号ponlv和高侧低水平截止信号pofflv，该高侧低水平导通信号ponlv和高侧低水平截止信号pofflv具有从高侧信号plv的对应上升沿和下降沿开始的、从高逻辑状态到低逻辑状态的触发脉冲hpo和hpf。

根据在这里描述的本技术方案的一个方面，在每个这样低水平高侧驱动器22po和22pf输出处的低侧低水平信号pofflv，ponlv将作为置位信号和复位信号分别馈入高侧置位-复位锁存器24p的置位输入s和复位输入r，而在每个这样低水平低侧驱动器22no和22nf的输出处的高侧低水平信号nofflv，nonlv将被馈入到低侧置位-复位锁存器24n的置位输入s和复位输入r。高侧锁存器24p的高侧输出qp驱动高侧pmos晶体管mp，低侧锁存器24n的低侧输出qn驱动高侧nmos晶体管mn。

然而，根据这里描述的技术方案的另一相关方面，为了避免由于供应电压振荡造成的伪置位(set)/复位(reset)，高侧差分电容水平移位器电路23p插入在高侧低水平信号pofflv，ponlv和高侧置位-复位锁存器24p之间，高侧差分电容水平移位器电路23n插入在低侧低水平信号nofflv，nonlv和低侧置位-复位锁存器24n之间。

现在，仅将描述高侧差分电容水平移位器电路23p，这是因为低侧差分电容水平移位器电路23n具有相同的结构，只需考虑到低侧差分电容水平移位器电路23n在半桥的低侧并且涉及的是nmos晶体管而不是pmos晶体管。

因此，特别地，两个高侧低水平驱动器22po和22pn的输出连接到各自高电压电容器c1p和c2p的一端，高电压电容器c1p和c2p包括在高侧差分电容水平移位器电路23p中。高电压电容器c1p和c2p的另一端是差分电路27p的输入。这种差分电路27p输出高电压导通信号ponhv和高电压截止信号poffhv，正如所提到的，高电压导通信号ponhv和高电压截止信号poffhv分别被传输到置位-复位锁存器24p的置位和复位输入。置位-复位锁存器24p的输出qp被提供给驱动链25p，驱动链25p包括具有增加电流容量的多个反相缓冲器26p。特别是示出五个反相器26p，在每个反相器26p的每个输出限定了抽头，在这些抽头处可以汲取锁存器的输出qp版本，相对于锁存器的输出qp来讲，输出qp版本或者是反相的即否定的，或者是非否定的。在驱动链25p的端部得到施加到高侧mosfetmp的栅极的选通信号gp。在驱动链25p的第一反相器26p的输出，获得反相信号qinv，这被作为反馈信号gpon反馈到差分电路27p的反馈输入。在驱动链25p的第二反相器26的输出，汲取缓冲信号qbuff，其被作为截止反馈信号gpoff反馈到差分电路27p的另一反馈输入。

参考图2，必须强调的是，虽然在图中未示出，从低侧驱动链25n将导通反馈信号gnon反馈到低侧差分电路27n的反馈输入，将截止反馈信号gpoff反馈到低侧差分电路27n的另一反馈输入，对于高侧来讲，以上述相同的方式产生这些反馈信号。

在图3a中，示出图2所示电路的主要信号的时序图。这些信号是已经参考图7a和7b所讨论的类型，即，输入差分电路的低水平信号具有脉冲hpo，hpf。

如图所示，当在触发脉冲hpn持续期间，高侧低水平导通信号ponlv从高逻辑水平变为低逻辑水平，高侧置位-复位锁存器24p的输出qp变为高逻辑水平，高选通信号gp变为低逻辑水平。当在脉冲hpo持续期间，低侧低水平导通信号pofflv从高逻辑水平变为低逻辑水平，置位-复位锁存器24p的输出qp变为低水平，高侧选通信号gp变为高逻辑水平。

另一方面，在图3b中，示出高侧低水平截止信号pofflv和高侧低水平导通信号ponlv，高侧低水平截止信号pofflv和高侧低水平导通信号ponlv可被用作栅极驱动器21的输入，这是简单的pwm输入信号pwm_in及其取反信号的副本，特别是在图7a中所示的逻辑或以及逻辑与信号。然而栅极驱动器21能够以相同的方式在高侧低水平导通信号ponlv的下降沿上切换高侧置位-复位锁存器24p的输出qp，这种置位-复位锁存器的输出qp将变为高水平，而高选通信号gp将变低水平。这意味着，通过栅极驱动器21在当输入信号变为低水平时，获得半桥切换，而这对于触发脉冲hpo，hno的高水平是不敏感的，如在图3a中那样。

在图4中详细描述了多个差分电路中的一个，即，高侧差分电容水平移位器23p。

电路23p包括差分电路27，特别是差分放大器，其包括四个低电压mosfet：m1，m2，m3，m4。两个迟滞电路模块272o和272f分别接收导通反馈信号gpon和截止反馈信号gpoff，它们的输出连接到差分电路27p的输出，即，高电压导通信号ponhv和高电压截止信号poffhv，其中具有低电压导通信号ponlv和低电压截止信号pofflv的差分电路的输出作为输入。换句话说，差分电路27p具有差分输入，由低电压导通信号ponlv和低电压截止信号pofflv表示。差分电路27p使能高电压导通信号ponhv和高电压截止信号poffhv。

在图4中还示出了低电压驱动器22，其被提供有低电压电源vdd、参考数字接地gnd。数字低水平输入信号是ponlv和pofflv。如参照图2已经指出的，每个驱动器的输出是高电压电容c1p或c2p的端部或端子上的低水平信号lvs1，lvs2，位于由两个电容器表示的水平移位器222p的低电压侧。高电压电容c1p或c2p连接电路的低电压部分，即，驱动器22，该电路具有由差分放大器27p和迟滞电路模块272表示的高电压部分。

差分放大器27p被提供有高电压电源vpp和被称为高电压电源vpp的接地电压vpp_rif(vpp_rif＝vpp-vdd)。从水平移位器222的高电压电容c1p或c2p的高电压端子得到用于差分电路的输入信号hvs1和hvs2。

输入高电压信号hvs1连接到pmosm1的栅极和漏极端子，这是反式二极管(transdiode)配置，并且输入高电压信号hvs1连接到pmosm4的栅极，其源极连接到高电压电源vpp。另一输入高电压信号hvs2连接到pmosm2的栅极端子和漏极端子，这是反式二极管配置，并且输入高电压信号hvs2连接到pmosm3的栅极，其源极连接到高电压电源vpp。pmosm3的漏极连接到pmosm1的源极，而pmosm4的漏极连接到pmosm1的源极。pmosm1的漏极通过极化电流发生器i4连接到接地电压vpp_rif，而pmosm2的漏极通过极化电流发生器i5连接到接地电压vpp_rif。连接到高电压电源vpp的偏振电流发生器i6强制电流进入pmosm3的漏极中，同时以同样方式，连接到高电压电源vpp的偏振电流发生器i7强制电流进入pmosm4的漏极中。pmosm3和m4的这种漏极是差分电路231的输出，在差分电路231的输出上形成高电压信号ponhv和poffhv。

差分电路27基本上如下操作。在静态条件下，高水平信号hvs1和hvs2是在用于高侧的高电压电源vpp，低水平信号lvs1和lvs2是在供电电压vdd。c1p，c2p的电容被充电，在它们的端子之间存在电压降(vpp-vdd)(以便如果电压vpp是高电压电源则电容可能是高电压分量)。

可以通过高电压电容c1p和c2p发送的有源信号是负沿。低水平信号lvs端子上的数字供电电压vdd(从vdd到gnd的信号)幅值的负沿造成高水平信号hvs端子上的负沿。应当指出，在实践中，由于寄生电容，该寄生电容以与高电压电容c1p或c2p共享的电荷工作，在信号沿期间，高电压电容上的电荷相对于标称值vpp-vdd略微减小。因此，位于高水平信号hvs1和hvs2端子处的沿的幅值略低于vdd。

如果出现负沿，例如在低水平信号lvs1所在的端子(并且在差分电路的输入hvs1所在的端子)，信号hvs1上的此负水平(等于mosfetm1栅极上的水平)导致mosfetm1的源极跟随并且具有负沿，mosfetm1的源极对应于其上形成差分电路的高电压导通信号ponhv的输出。

同时，高水平信号hvs1也是mosfetm4的栅极，使得高水平信号hvs1上的负沿也导致mosfetm4的漏极具有上升沿，mosfetm4的漏极对应于其上形成差分电路的高电压截止信号poffhv的输出。

如果在mosfetm1和m2栅极出现共模输入(即，在两个输入处都是负沿)，在差分电路输出(即mosfetm1和m2的漏极)上的每个效果被mosfetsm3和m4同一共模输入的效果抵消，mosfetm1和m2的漏极都将具有到输出的负沿，上述情况使得对应mosfetm1和m2栅极上的同一负沿，正在导致mosfetm1和m2漏极上的正沿。这里所述的共模输入通常是干扰的结果。

迟滞电路模块272向差分电路27p和整个电路23p添加迟滞。每个迟滞电路模块272包括对应pmos，m5，m6，其源极连接到高电压电源vpp，漏极与pmosm3和m4的漏极连接，pmosm3和m4的漏极是差分电路231的输出。pmosm3和m4的栅极相应地由导通反馈信号gpon和截止反馈信号gpoff控制，使得这种pmosm5和m6向来自电流发生器i6和i7的极化电流添加附加电流。换句话说，迟滞电路272的输入是代表高侧选通信号gp状态的截止反馈信号gpoff和导通反馈信号gpon。

因此，如果半桥11的功率pmosmp处于截止状态：则

·gp＝vpp

·gpoff＝vpp

·gpon＝vpp_rif

pmosm5的附加电流流动到在其上形成高电压导通信号ponhv的输出节点，从而比pmosm5和电流发生器i6中的电流之和更大的电流将从pon_hv信号节点减小，以便在其上产生电压降，这样导致置位-复位锁存器24p中的置位s事件，从而造成逻辑状态改变。

如果半桥11的电源pmosmp是导通：则

·gp＝vpp_rif

·gpoff＝vpp_rif

·gpon＝vpp

pmos的m6的附加电流流至在其上形成高电压截止信号poffhv的输出节点，从而比pmosm6和极化电流发生器i7中的电流之和更大的电流将从poffhv信号节点减小，以便在其上产生电压降，这样导致置位-复位锁存器24p中的复位r事件，从而造成逻辑状态改变。

因此，该添加的电流使得在功率pmos导通时难以将其截止(反之亦然)，使得仅仅通过驱动水平移位器222而来自驱动器22的驱动信号才强到足以引起逻辑状态改变，而来自高电压电源振荡的差动干扰不够强。

换言之，由电路272o，272f实现的迟滞功能向功率mosfetmp和mn的状态变化添加了一种惯性，使得仅当由来自控制逻辑的信号命令时才改变状态，而不是通过干扰改变状态。虽然差分电路防止了共模干扰的动作，但迟滞电路针对于例如由于生产过程中的技术层面所导致电路的高支路和低支路之间可能的不对称，加强了该栅极驱动器，有利于相对于另一个来讲逻辑水平之间的过渡。

只有在高侧上的功率pmos输出晶体管mp导通时，迟滞电路272f的mosfetm6才导通。当另一个输入高电压信号hvs2上出现负沿时，这将应使得高侧功率pmos截止，随着mosfetm2栅极上电压的减小，同样mosfetm2的电压电源试图降低，然而迟滞电路272f操作以通过在mosfetm6中电流的增加(这是由于其漏极-源极电压vds的增大而引起的)抵抗这种降低。应该注意的是，因为驱动的是mosfetm6的漏极，而不是栅极，需要接受对于电流值的二级效应。

为了获得迟滞功能，通常要求差分电路23p，23n包括两个反馈迟滞电路模块272o，272f，该两个反馈迟滞电路模块272o，272f配置成在被使能时，将附加电流馈入至差分电路23p，23n的两个输出，由对应反馈信号使能该两个反馈迟滞电路模块272o，272f，该对应反馈信号的逻辑状态对应于相应支路驱动级11的输出晶体管的输入处逻辑状态和其反相态。参考图2，其中为简单起见，仅仅示出了反馈信号gpon和gpoff，反馈迟滞电路模块272o和272f接收高侧输出mosmp栅极处的信号(其栅极的高或低逻辑水平)和其反相作为输入。

这例如可以得到，可选地：

-作为反馈信号即gpon和gpoff使用，专有选通信号，并在迟滞电路272局部执行反相操作；

-置位-复位锁存器作为锁存器24使用，锁存器24具有两个输出作为反馈信号的q输出和反相输出qn，即，gpon和gpoff作为迟滞电路的输入；

-利用了驱动链25p，25n，驱动链25p，25n包括具有一定大小的反相缓冲器26的链(即，在它们的输出处电流是可获得的)，还包括输入电容，该输入电容沿着链增加，并考虑了两个连续反相缓冲器26的两个连续输出信号，该两个连续输出信号中的一个输出信号是另一个的反相。这是图2所示的解决方案。

在图5中，示出图4电路的实施方案，特别是电流发生器i4，i5，i6，i7的实施。如图所示，发生器i4是通过由nmosmosfetm00和mosfetm04形成的电流镜得到的，而nmosmosfetm05与nmosmosfetm00形成并联的第二电流镜，第二电流镜对应于电流发生器i5。如图所示，这样nmosm00，m04和m05的源极连接到高参考接地vpp_rif，而m04的漏极连接到pmosm1的漏极，m05的漏极连接到m2的漏极。

以同样的方式，发生器i6通过由pmosmosfetm03和pmosmosfetm06形成的电流镜获得，而pmosmosfetm07与pmosmosfetm03形成并联的第二电流镜，该第二电流镜对应于电流发生器i7。如图所示，nmosm03，m06和m07的源极连接到高电压电源vpp，而m06的漏极连接到pmosm1的源极，m07的漏极连接到m2的源极。第一偏振nmosm01放置成具有漏极和栅极，其漏极与m00的漏极连接，并且第一偏振nmosm01是处于反式二极管结构，其栅极与漏极短路。连接反式二极管结构的第二偏振nmosm02，其漏极连接到m01的源极，其源极连接到m03的漏极。该第一和第二偏振nmosm01和m02具有一定尺寸，以设置电流发生器的工作点。

在图6中，示出与附加同步回路40相关联的栅极驱动器21，附加同步回路40产生同步pwm延迟信号pwm_delay。在图6中还示出前面提到的参照图2低水平信号的低水平发生器30。如讨论的，pwm信号pwm_in进入发生器30，而附加同步回路40从驱动链25p和25n在第三低侧反相器26n后得到低侧延迟信号qn_delay，以及在第四高侧反相器26p后得到高侧延迟信号qp_delay，它们都是附加同步回路40的输入。

附加同步回路40在每个高侧输入和低侧输入处包括低电压电容器cp和cn，连接在驱动器42p或42n的输入处。该高侧输入和低侧输入通过电阻器rp(rn)连接到低电压接地，使得低电压电容器cp(cn)在驱动器42p(42n)的输入处具有低水平电压延迟信号gplv(gnlv)。高侧驱动器42p的输出在使用pwm输入信号pwm_in在逻辑或门43p中执行逻辑或之后，馈入到置位-复位锁存器44的一组输入。在双工模式中，在逻辑或门43p中使用反相的pwm输入信号pwm_n信号执行逻辑或之后，低侧驱动器42n的输出馈入置位-复位锁存器44的复位输入，然后输出同步pwm延迟信号pwm_delay。

对应信号被显示在图8a和8b的时序图中。

在图8a椭圆内，re指示输入信号pwm_in的上升沿。这种上升沿re传播通过栅极驱动器21和同步回路40的各种信号，以产生pwm延迟信号pwm_delay的延迟上升沿。椭圆fe以相同的方式表示下降沿，特别是输入信号pwm_in和pwm延迟信号pwm_delay。在图8a中示出对应于图3b的情况，其中电路21在pwm信号的上升沿上导通，但没有产生用于低水平驱动信号的脉冲hpo，hpf。

刚才所描述的栅极驱动器电路得到了若干优点。

描述的栅极驱动器电路执行从低电压数字输入到半桥栅极的水平偏移，通过电容水平移位器具有快速水平偏移、低功耗。

所描述的栅极驱动器电路特别是利用了差分拓扑的优点，以避免由于共模供电电压振荡造成的逻辑状态的改变。使用迟滞增加了在电容水平移位器的两个支路之间失配情况下的冗余。

当然，在不影响实施例原理的情况下，相对于在此纯粹实例示出和描述的内容，可以广泛地修改结构的细节和实施例，而不会因此脱离本实施例的范围，如在随后的权利要求书中定义的。

应当指出的是，桥mosfet优选的是高电压mosfet，但是这里描述的栅极驱动器电路可以与低电压桥mosfet使用，高电压被施加到低电压桥mosfet的栅极，而该桥的电源例如为低数字电压电源。

当然，用于高侧的高电压电源vpp和/或用于低侧的vnn也可以是反相的，对于本领域技术人员来讲，很明显在这种情况下，应当使用双重结构的栅极驱动器，这样落入了此处描述的栅极驱动器的保护范围内。

上述的各种实施例可被组合以提供另一实施例。根据上面详细描述的说明书，可以对实施例进行这些和其他的变化。在一般情况下，在下面的权利要求中，使用的术语不应该被解释为将权利要求限制为本说明书和权利要求书中公开的具体实施例，而是应被解释为包括所有可能的实施例以及与这些权利要求等同的全部范围。因此，权利要求不受本公开的限制。