缓冲存储器装置及显示驱动装置的制作方法

本发明涉及缓冲存储器装置及显示驱动装置，涉及应用于例如液晶显示器（LCD，liquid crystal display）驱动集成电路（drive Integrated Circuit）的缓冲存储器的有效的技术。

背景技术：

将在每个既定周期在块单元（ブロック単位）中被供给的数据的处理和其他的处理在该每个既定周期执行的过程中，将在块单元被供给的数据暂时写入缓冲存储器，将已写入的数据比写入速度更快地读出来处理，在剩余时间能够进行其他的处理即可。

例如，与相对于液晶显示面板的显示驱动一起也对应于相对于触摸面板的触摸检测的液晶显示器驱动集成电路，必须在每个显示帧（表示フレーム）期间间歇地进行显示动作和触摸检测动作，所以需要用于储存显示数据的缓冲存储器。作为缓冲存储器的存储容量，只要是能够存储1显示帧的图像数据的容量即可。

但是，近年来，将作为半导体集成回路的集成电路的芯片占有面积缩小的要求较强，所以对于缓冲存储器的存储容量也进行削减。即使将缓冲存储器的存储容量削减，与主机装置（ホスト装置）的动作同步地被供给的数据的写入和与集成电路内部的动作同步的数据的读出不同步地动作的情况与存储容量的削减前相比不变。

另外，在专利文献1中记载，使从缓冲存储器的数据读出与写入相比为高速化，使缓冲存储器的存储容量比显示帧的数据量小。

专利文献1：日本特开2003-216136号公报。

本发明人研究了如下技术：使在每个既定周期在块单元中被供给数据的缓冲存储器的存储容量比块单元的数据量小来控制缓冲存储器。作为这样的控制方式，以往考虑使其进行并列动作，使得将削减了容量的两个缓冲存储器交替地切换成写入和读出，但这样的话缓冲存储器的尺寸不会在实施上被缩小，不会有效果。这里，本发明人重新地对使缓冲存储器进行先入先出队列（FIFO，First-In First-Out）动作的结构进行了研究。在存储容量小的缓冲存储器上设置写入地址计数器和读出地址计数器，进行如下操作：将与主机装置的动作同步地被供给的数据在将写入地址计数器增加的同时写入，将已写入的数据与显示动作同步地在将读出地址计数器增加的同时读出。此时，调节双方的增加动作，使得读出地址计数器的值不超过写入地址计数器的值。

但是，仅采用先入先出队列缓冲器的结构的话，存在写入地址计数器和读出地址计数器的调节那样的地址计数动作的管理变得复杂的问题。进而，发现如下问题：在处理如显示数据等在该数据排列上有意义的数据的情况下，由于静电放电（ESD，ElectroStatic Discharge）或串扰噪声等原因地址计数器的值不被希望地变化，若写入地址和读出地址暂时出现差异，则之后到集成电路被复位为止各显示帧显示出现差异而错乱。

从防止上述地址计数器的差异并且使计数动作的管理简单的观点来看，也对在帧单元将地址计数器复位至初始值的结构进行研究。根据如下关系，1帧期间[s] × 写入速度[bps] ＝ 1帧中的显示期间[s] × 读出速度[bps]，在以集成电路芯片的占有面积削减为目的将缓冲存储器的存储容量与1帧的数据容量相比进行削减的情况下，1帧的图像数据并不全部进入缓冲存储器，在1帧期间内，缓冲存储器的地址计数器环绕地（ラップアラウンド）进行多次增加动作。由此，假设帧边界部分的写入数据被容纳于缓冲存储器的最下位侧，可知在该数据的读出结束之前开始下一帧的写入的情况下，写入地址计数器被复位成初始值，开始从缓冲存储器的最下位侧开始下一帧数据的写入，结果，有在帧边界发生数据破坏的可能。若为了避免该数据破坏，将缓冲存储器的地址计数器的复位动作停止，在由于噪音等外界因素地址计数器出现差异的情况下，发生差异不返回而继续错误显示的问题，关于这一点与上述说明相同。另外，为了防止帧边界的数据破坏，可以考虑延长帧间的回描周期（帰線期間），使下一帧的数据写入开始为止的时间变长，但对将驱动集成电路驱动的主机装置施加限制，驱动集成电路的价值（価値）下降，此外，若将回描周期延长，则有相对地显示期间变短、对驱动集成电路或液晶面板的要求性能白白升高的风险。

技术实现要素：

本发明的目的在于，在块单元中数据被供给的缓冲存储器的存储容量削减时，防止由于地址计数器不被希望的变化，读出数据的偏差继续，并且防止块单元的数据在块边界附近消失。

本发明的与前述及其他目的相比为新的特征从本说明书中的说明及附图中可知。

若将本申请中公开的发明的代表性的特征的概要简单地说明，则如下所述。另外，在本发明中，括号内记载的附图标记等是为了使理解容易的一例。

〔1〕＜对缓冲存储器的块单元的并列式写入及读出的环绕控制＞

缓冲存储器装置具有缓冲存储器（20）和存取电路（5），前述缓冲存储器与既定周期的外部同步信号（Vsync_ex）同步，在块单元中数据（DTdsp）被供给，前述存取电路将在前述块单元中被供给的数据依次写入前述缓冲存储器，将被写入的数据以比写入速度快的速度读出。前述存取电路具有写入地址计数器（35）、读出地址计数器（34）、地址寄存器（37），前述写入地址计数器环绕地依次生成用于前述缓冲存储器的写入的写入地址（ADRwr），前述读出地址计数器环绕地依次生成用于前述缓冲存储器的读出的读出地址（ADRrd），前述地址寄存器将写入开始地址（ADRwr_s）在每个前述块单元依次更新来保持，前述写入开始地用于写入至前述缓冲存储器的前述块单元的起始数据的写入。前述读出地址计数器将用于从前述缓冲存储器读出前述块单元的起始数据的读出开始地址作为前述地址寄存器保持的前述写入开始地址。

由此，存取电路能够将写入至缓冲存储器的数据以比写入速度更快的速度读出，所以能够有助于在块单元中数据被供给的缓冲存储器的存储容量的削减。此时，写入地址计数器及读出地址计数器环绕地依次生成地址，不需要在每个块单元将计数值复位至初始值，所以防止块单元的数据在块边界附近消失。进而，读出地址计数器将从缓冲存储器读出块单元的数据的读出开始地址更新成写入地址计数器的写入开始地址，所以即使由于噪音等的影响，读出或写入途中读出地址计数器的计数值或写入地址计数器的计数值发生变化，该变化的影响也在该变化发生的块的下一个块的数据中停止，能够抑制该影响连续不断地继续到被复位为止。

〔2〕＜在计数使能期间将时钟信号计数来生成存取地址＞

在技术方案1中，前述写入地址计数器在每个前述外部同步信号的周期内被指示计数动作的期间内将写入时钟信号（CLKwr）计数，生成写入地址，前述读出地址计数器在每个相对于前述外部同步信号延迟了既定相位的内部同步信号（Vsync_in）的周期内被指示计数动作的期间内将读出时钟信号（CLKrd）计数，生成读出地址，前述读出时钟信号具有比写入时钟信号高的频率。

由此，容易实现用于相比于写入速度使读出速度高速化的写入地址计数器和读出地址计数器的增加动作的控制。

〔3〕＜写入控制回路和读出控制回路＞

在技术方案2中，存取电路具有写入控制回路（30）和读出控制回路（31），前述写入控制回路与前述写入地址计数器的前述写入时钟信号的计数循环同步，产生利用前述写入地址的写入动作循环，前述读出控制回路与前述读出地址计数器的前述读出时钟信号的计数循环同步，产生利用前述读出地址的读出动作循环。前述缓冲存储器在每个前述写入动作循环进行对应于前述写入地址的写入存取地址的写入动作，在每个前述读出动作循环进行对应于前述读出地址的读出存取地址的读出动作。

由此，能够相对于缓冲存储器以对应于写入时钟信号的频率的速度进行写入存取（書込みアクセス），能够相对于缓冲存储器以对应于读出时钟信号的频率的速度进行读出存取（読出しアクセス）。

〔4〕＜保持写入地址计数器与外部同步信号同步地进行计数的写入起始地址＞

在技术方案2中，前述地址寄存器将应答于前述计数动作的指示来开始计数动作的前述写入地址计数器的计数初始值作为写入开始地址来锁存（ラッチ）。

由此，能够将块的数据的写入开始地址容易地锁存至前述地址寄存器。

〔5〕＜与内部同步信号同步地将写入起始地址预设为读出地址计数器＞

在技术方案4中，前述读出地址计数器与前述内部同步信号同步地将前述地址寄存器的写入开始地址作为前述读出开始地址来预设。

由此，作为块的起始数据的读出地址能够容易地将写入开始地址设置为读出地址计数器。

〔6〕＜环绕值寄存器＞

在技术方案1中，前述存取电路还具有能够改写设定值的环绕值寄存器。前述写入地址计数器在其计数值到达前述环绕值寄存器的设定值的情况下将该计数值返回至初始值，前述读出地址计数器在其计数值到达前述环绕值寄存器的设定值的情况下将该计数值返回至初始值。

由此，能够根据环绕值寄存器的设定值，将写入地址计数器及读出地址计数器的计数范围按照希望确定。

〔7〕＜环绕值寄存器的设定上限值＞

在技术方案6中，前述环绕值寄存器的设定值的对应于前述缓冲存储器的存储容量的值被设为上限值。

由此，根据块的尺寸等，能够将缓冲存储器的利用尺寸根据环绕值寄存器的值可变地设定。

〔8〕＜向缓冲存储器的块单元的并列式写入及读出的环绕控制＞

显示驱动装置（1）具有缓冲存储器（20）、存取电路（5）和驱动回路（22），前述缓冲存储器与既定周期的外部帧同步信号（Vsync_ex）同步，在块单元中数据（DTdsp）被供给，前述存取电路将在前述块单元中被供给的图像数据依次写入前述缓冲存储器，将被写入的数据以比写入速度快的速度读出，前述驱动回路用从前述缓冲存储器读出的图像数据输出与显示时机同步的显示驱动信号。前述存取电路具有写入地址计数器（35）、读出地址计数器（34）、地址寄存器（37），前述写入地址计数器环绕地依次生成用于前述缓冲存储器的写入的写入地址（ADRwr），前述读出地址计数器环绕地依次生成用于前述缓冲存储器的读出的读出地址（ADRrd），前述地址寄存器将写入开始地址（ADRwr_s）在每个前述块单元依次更新来保持，前述写入开始地址用于写入前述缓冲存储器的前述块单元的起始数据的写入。前述读出地址计数器将用于从前述缓冲存储器读出前述块单元的起始数据的读出开始地址作为前述地址寄存器保持的写入开始地址。

由此，能够有助于在块单元被供给数据的缓冲存储器的存储容量的削减。此时，防止块单元的数据在帧边界那样的块边界附近消失。为了该写入数据的消失防止，不需要将帧间的回描周期设定为较长，或将到下一帧的数据写入开始的时间设定为较长，所以不会有对驱动显示驱动集成电路的主机装置的限制的增加，或对于驱动集成电路或液晶面板的要求性能过多地变高。进而，即使由于噪音等的影响，在读出或写入途中读出地址计数器的计数值或写入地址计数器的计数值变化，该变化的影响也在发生该变化的块的下一块的数据中停止，能够抑制该影响在被复位之前连续不断地继续。因此，能够防止由噪音引起的显示的错乱继续。

〔9〕＜在计数使能期间将时钟信号计数来生成存取地址＞

在技术方案8中，前述写入地址计数器在每个前述外部帧同步信号（Vsync_ex）的周期内在计数动作被指示的期间将写入时钟信号（CLKwr）计数，生成写入地址，前述读出地址计数器在每个相对于前述外部帧同步信号延迟既定相位的内部帧同步信号（Vsync_in）的周期内在被指示计数动作的期间将读出时钟信号计数，生成读出地址。前述读出时钟信号具有比写入时钟信号高的频率。

由此，具有与技术方案2相同的作用效果。

〔10〕＜写入控制回路和读出控制回路＞

在技术方案9中，存取电路具有写入控制回路（30）和读出控制回路（31），前述写入控制回路与前述写入地址计数器的前述写入时钟信号的计数循环同步，产生使用前述写入地址的写入动作循环，前述读出控制回路与前述读出地址计数器的前述读出时钟信号的计数循环同步，产生使用前述读出地址的读出动作循环。前述缓冲存储器在每个前述写入动作循环进行对应于前述写入地址的写入存取地址的写入动作，在每个前述读出动作循环进行对应于前述读出地址的读出存取地址的读出动作。

由此，具有与技术方案3相同的作用效果。

〔11〕＜保持写入地址计数器与外部帧同步信号同步地计数的写入起始地址＞

在技术方案9中，前述地址寄存器将应答于前述计数动作的指示来开始计数动作的前述写入地址计数器的计数初始值作为写入开始地址锁存。

由此，具有与技术方案4相同的作用效果。

〔12〕＜与内部帧同步信号地将写入起始地址预设为读出地址计数器＞

在技术方案11中，前述读出地址计数器与前述内部帧同步信号同步地将前述地址寄存器的写入开始地址作为前述读出开始地址进行预设。

由此，具有与技术方案5相同的作用效果。

〔13〕＜环绕值寄存器＞

在技术方案8中，前述存取电路还具有设定值能够被改写的环绕值寄存器（40）。前述写入地址计数器在其计数值到达前述环绕值寄存器的设定值的情况下将该计数值返回至初始值，前述读出地址计数器在其计数值到达前述环绕值寄存器的设定值的情况下将该计数值返回至初始值。

由此，具有与技术方案6相同的作用效果。

〔14〕＜环绕值寄存器的设定上限值＞

在技术方案13中，前述环绕值寄存器的设定值的对应于前述缓冲存储器的存储容量的值被设定为上限值。

由此，具有与技术方案7相同的作用效果。

〔15〕＜片装（オンチップ）有触摸面板控制器的半导体装置＞

在技术方案8中，还具有触摸检测控制器（12），前述触摸检测控制器在前述驱动回路输出显示驱动信号的显示动作的休止期间，进行相对于重叠于显示面板的触摸面板的触摸检测，前述显示驱动装置形成在1个半导体基板上。

由此，相对于考虑到显示动作和触摸检测动作的一方互为另一方的噪音源（ノーズ源）而不得不排他地进行显示动作和检测动作的限制，能够有助于合适的缓冲存储器控制的实现。

以下简单说明根据本申请公开的发明中的代表性的特征能够得到的效果。

即，将缓冲存储器的写入地址计数器及读出地址计数器环绕控制来进行计数值的复位，所以能够避免块的边界部分处的数据破坏。将写入地址计数器及读出地址计数器的块起始地址（块单元的数据的写入开始地址及读出开始地址）一元管理，所以计数值即使不按照希望地变化，也能够在途中切断其影响。因此，能够进行缓冲存储器的存储容量削减，防止读出数据的偏差继续，并且防止块单元的数据在块边界附近处消失。

附图说明

图1是应用了涉及本发明的缓冲存储器装置的液晶显示器驱动集成电路的块图。

图2是例示对于缓冲存储器的写入动作时机和读出动作时机的时机流程图。

图3是主要表示相对于写入地址计数器及读出地址计数器的块起始地址的一元管理的流程的时机流程图。

图4是表示涉及采用将缓冲存储器的写入地址计数器及读出地址计数器以帧单元进行复位的方法的情况的比较例的动作的时机流程图。

图5是详细地表示将缓冲存储器的写入地址计数器及读出地址计数器在帧单元进行复位的方法的情况下在帧边界部分数据消失的动作的时机流程图。

具体实施方式

在图1中例示应用涉及本发明的缓冲存储器装置的液晶显示器驱动集成电路。液晶显示器驱动集成电路1不被特别限制，作为在单晶硅等的1个半导体基板（半导体芯片）上使用互补金属氧化物半导体（CMOS，Complementary Metal Oxide Semiconductor）集成回路制造技术形成的半导体集成回路来实现。

液晶显示器驱动集成电路1不被特别限制，但具有输入输出回路10、显示控制器11、及触摸检测控制器12，在输入输出回路10上连接主机装置4，在显示控制器11上连接液晶显示面板2，在触摸检测控制器12上连接触摸面板3。

主机装置4对输入输出回路10施加图像数据DTdsp、及显示控制指令、触摸控制指令等指令数据DTcnt，从输入输出回路10取得触摸检测数据DTtch等。例如图1的系统被应用于便携式终端设备的情况下，主机装置4构成为具备，能够连接于移动通信网络等的通信部、进行使用通信部的通信协议处理的协议处理器、进行协议处理器的控制和各种数据处理控制的应用处理器、及辅助存储装置、其他外部接口回路等外围装置。主机装置4不限于此，能够对应于被应用的电子设备的功能进行各种改变。

液晶显示面板2在玻璃基板上在格子状地配置的多个栅极线GL和源极线SL的交点部分处形成多个显示元件，各个显示元件具有串联的薄膜晶体管及液晶电极所夹的液晶。在被液晶电极所夹的液晶电极上容量元件并联地配置。在薄膜晶体管的栅极连接有对应的栅极线GL，在其源极连接有在与栅极线GL交叉的方向上配置的对应的源极线SL，在薄膜晶体管的漏极连接一方的液晶电极，在另一方的液晶电极对显示元件经由共同的公用线施加公用电压。各个栅极线GL的显示元件的线被设为显示线，在显示线单元显示元件的薄膜晶体管打开，由此显示线被选择（显示线的扫描）。每个显示线的选择期间（水平显示期间），从源极线SL对显示元件施加对应于显示数据的灰度驱动信号。各个灰度驱动信号是从多个灰度电压中对应于显示数据来选择的电压信号。被施加于显示元件的灰度驱动信号的信号电荷通过关闭薄膜晶体管来在接下来被选择之前保持在液晶的液晶电极间形成的容量和上述容量元件等来保持液晶的快门状态（シャッタ状态）。

触摸面板3具有被依次扫描驱动的多根扫描电极ST、与扫描电极ST交叉地配置的多个检测电极DT，在电极间的交叉部上形成有既定的容量成分（检测容量）。扫描电极ST被依次驱动时，根据对应于被驱动的扫描电极ST的附近是否存在被检测体（例如手指）的静电容量的不同，在检测电极DT出现的电荷不同。该电荷信息每次扫描都被积分（積分），被积分的信号的电荷的不同作为触摸检测信号被利用。

触摸检测控制器12在每个扫描电极ST和检测电极DT的交点坐标取得触摸检测信号，基于触摸检测信号的级别在每个交点坐标辨别是否发生触摸。辨别结果经由输入输出回路10被给予至主机装置4。由触摸检测控制器12进行的驱动扫描电极ST来基于检测电极DT的信号取得触摸检测信号的触摸检测动作在触摸检测期间进行。

显示控制器11使用图像数据DTdsp在液晶显示面板2上控制动画等的显示。由此进行的显示动作在显示期间被进行，显示期间与触摸检测期间是排他地有效（排他的に有效）的期间，非显示期间为触摸检测期间。这是为了防止显示动作和触摸检测动作互相之间一方的动作构成相对于另一方噪音源。虽无特别限制，但若将动画显示的1帧期间设为60Hz的1个周期，则每1帧期间，显示期间和触摸检测期间被排他地分配。

显示控制器11具有作为帧缓冲存储器被使用的缓冲存储器20，缓冲存储器20借助存取电路5进行图像数据的写入和读出。主机装置4将作为外部显示时机信号规定1帧的期间的外部帧同步信号那样的外部垂直同步信号Vsync_ex和规定1帧中的水平扫描期间的外部水平同步信号Hsync_ex一起将图像数据DTdsp供给至液晶显示器驱动集成电路1。这里，每1帧的图像数据是块单元的数据，每1帧的图像数据例如与外部水平同步信号Hsync_ex同步来以显示线单元依次供给。

缓冲存储器20仅具备比1帧的数据量小的存储容量。例如1帧的显示线数是m，将每1显示线的数据量设为n字节时，缓冲存储器20具备i×n字节（i＜m）的存储容量。存取电路5进行如下控制：将与外部垂直同步信号Vsync_ex同步地在帧那样的块单元中被供给的图像数据向缓冲存储器20依次写入，将被写入的数据用帧单元以比写入速度快的速度在显示期间读出。读出如下地进行：规定上述1帧的期间的内部帧同步信号那样的内部垂直同步信号Vsync_in和规定1帧中的水平扫描期间的内部水平同步信号Hsync_in同步。

从缓冲存储器20读出的数据用图像处理回路21进行以伽马补正为代表的必要的图像补正和必要的图像增强处理等图像处理。进行了必要的图像处理的图像数据被供给至源驱动器22。源驱动器22在显示期间与内部水平同步信号Hsync_in同步，在每个显示线以像素单元选择对应于其灰度的灰度电压，根据选择的像素单元的灰度电压驱动对应于像素的各个源极线SL。此时，栅驱动器23以在每1帧的期间绕全部的显示线一圈的方式与内部水平同步信号Hsync_in同步，依次驱动显示线单元的栅极线。连接于被驱动的栅极线的显示元件的薄膜晶体管呈打开状态，由此从源极线被供给的灰度电压被向被选择的显示线的显示元件的液晶电极及容量元件充电，液晶的快门状态被确定。这样，在显示期间，在显示线单元对1帧的像素施加灰度电压，由此能够在液晶显示面板上以帧单元显示图像。在电源回路41生成必要的种类的灰度电压。

显示控制回路39输入外部垂直同步信号Vsync_ex及外部水平同步信号Hsync_ex等，生成必要的内部时机信号。作为内部时机信号，以写入用时钟使能信号CENwr、读出用时钟使能信号CENrd、内部垂直同步信号Vsync_in及内部水平同步信号Hsync_in为代表来表示。对于内部动作所必要的时钟信号由时钟脉冲发生器（CPG）38生成。作为时钟信号，以显示控制用的基准时钟信号CLKdsp、读出地址生成用的计数时钟信号CLKrd、及写入地址生成用的计数时钟信号CLKwr为代表地表示。

前述存取电路5具有写入地址计数器35、读出地址计数器36、地址寄存器37、比较器33、比较器34、写入控制回路30及读出控制回路31。

写入地址计数器35是将用于缓冲存储器20的写入的写入地址ADRwr环绕地（ラップアラウンド）依次生成的计数器。如图2所例示，写入地址计数器35在时钟使能信号CENwr被激活（活性化）的期间将计数时钟信号CLKwr计数。时钟使能信号CENwr在外部水平同步信号Hsync_ex的循环单元被既定期间激活。激活期间与外部水平同步信号Hsync_ex同步，对应于供给图像数据的期间被预先确定。计数时钟信号CLKwr的频率对应于与外部水平同步信号Hsync_ex同步的图像数据的供给速度被预先确定。比较器33辨别写入地址ADRwr的值与环绕值寄存器（ラップアラウンド値レジスタ）40的设定值是否一致，若检测出一致，则与下一次的计数时钟信号CLKwr的时钟变化同步，将写入地址计数器35的计数值格式化为初始值例如0，实现写入地址计数器35的环绕功能。若在例如环绕值寄存器40上设定对应于缓冲存储器20的存储容量的值，则写入地址计数器35在1帧期间从写入开始地址环绕一次以上，生成写入地址ADRwr，基于被生成的写入地址ADRwr，能够生成为了将1帧的图像数据写入缓冲存储器20而利用的写入地址ADRwr。写入控制回路30与前述写入地址计数器35的写入时钟信号CLKwr的计数循环同步，产生使用写入地址ADRwr的写入动作循环。写入动作循环伴随着与写入时钟信号CLKwr的计数循环同步的写入使能信号、对应于写入地址ADRwr的写入存取地址。写入存取地址可以与写入地址ADRwr相同，也可以是将上位地址作为写入地址ADRwr，下位地址是其地址位数变化的地址（アドレスビット数分変化するアドレス）。

读出地址计数器36是将用于缓冲存储器20的读出的读出地址ADRrd环绕地依次生成的计数器。读出地址计数器36在时钟使能信号CENrd被激活的期间将计数时钟信号CLKrd计数。如图2所示，时钟使能信号CENrd在内部水平同步信号Hsync_in的循环单元被在既定期间激活。激活期间与内部水平同步信号Hsync_in同步，对应于读出图像数据的期间被预先确定。计数时钟信号CLKrd的频率对应于与内部水平同步信号Hsync_in同步的图像数据的读出速度被预先确定。比较器34辨别读出地址ADRrd的值与环绕值寄存器40的设定值是否一致，若检测出一致，则与接下来的计数时钟信号CLKrd的时钟变化同步，将读出地址计数器36的计数值格式化为初始值例如0，实现读出地址计数器36的环绕功能。若在例如环绕值寄存器40上设定对应缓冲存储器20的存储容量的值，则读出地址计数器36在1帧期间从读出开始地址环绕一次以上，生成读出地址ADRrd，基于被生成的读出地址ADRrd，能够生成为了将1帧的图像数据从缓冲存储器20读出而利用的读出地址ADRrd。读出控制回路31与由前述读出地址计数器36产生的读出时钟信号CLKrd的计数循环同步，产生使用读出地址ADRrd的读出动作循环。读出动作循环伴随与读出时钟信号CLKrd的计数循环同步的读出使能信号、对应于读出地址ADRrd的读出存取地址。可以是读出存取地址与读出地址ADRrd相同，也可以是将上位地址设为读出地址ADRrd，将下位地址设为其地址位数变化的地址。

地址寄存器37将用于写入缓冲存储器20的帧单元的图像数据的起始数据的写入的写入开始地址ADRwr_s在每帧单元依次更新来保持。也例如图2中例示，同步于外部垂直同步信号Vsync_ex的变化将写入开始地址ADRwr_s锁存（ラッチ）即可。在锁存时机的生成上也可以利用写入用的时钟使能信号CENwr的激活时机。

读出地址计数器36将用于从缓冲存储器20读出帧单元的起始数据的读出开始地址设为前述地址寄存器37保持的写入开始地址ADRwr_s。也例如图2中例示，同步于内部垂直同步信号Vsync_in的变化读出地址计数器36将写入开始地址ADRwr_s预设即可。

这样，由读出地址计数器36进行的每帧的读出开始地址被更新为该帧的写入开始地址ADRwr_s，相对于缓冲存储器20的读出开始地址和写入开始地址被一元化为帧单元的写入开始地址ADRwr_s。写入地址计数器35的写入开始地址在帧间也环绕地继续，不会在帧单元被格式化为初始值。关于这点，在图3中明显地表示。

在图3中，从写入计数器35和读出地址计数器36的计数值都被格式化为0的时刻t0，与外部垂直同步信号Vsync_ex同步地开始写入计数器35的增加，在时刻t3被环绕，在时刻t4，1帧的图像数据的写入地址的生成循环一次（一巡される）。接着，从时刻t4再次开始写入计数器35的增加，在时刻t8被环绕，在时刻t10下一次的1帧的图像数据的写入地址的生成循环一次。进行利用这些写入地址来将图像数据依次容纳至缓冲存储器20的写入动作。这期间，帧单元的写入开始地址在帧单元中被加载至地址寄存器37。时刻t0的写入地址作为帧N的写入开始地址来保持，时刻t4的写入地址作为帧N＋1的写入开始地址来保持。读出计数器36与内部帧同步信号Vsync_in同步，在从时刻t1到t2的显示期间进行增加，在连续于此的接下来的显示期间内从时刻t4再次开始增加，在途中的时刻t5被环绕，在时刻t6，1帧的图像数据的读出地址的生成循环一次。接着在从下一帧的t7开始的显示期间中，将在时刻t4寄存器37保持着的写入开始地址ADRwr_s预设为读出地址计数器36的初始值，将此作为基点，再次开始读出计数器36的增加，到时刻t9为止进行计数动作，在连续于此的接下来的显示期间内在时刻t10将环绕的地址的计数再次开始，在时刻t11该1帧的图像数据的读出地址的生成循环一次。

根据上述缓冲存储器的存取电路5取得以下的作用效果。

存取电路5能够将被写入至缓冲存储器20的数据以比写入速度更快的速度读出，所以能够有助于与帧同步地在块单元中供给数据的缓冲存储器20的存储容量的削减。

此时，写入地址计数器35及读出地址计数器36环绕地依次生成地址，不需要在每个帧单元将计数值复位成初始值，所以防止帧单元的数据在块边界附近消失。例如图4中所例示，在与外部垂直同步信号Vsync_ex同步的帧单元每次都将写入地址计数器35格式化、在与内部垂直同步信号Vsync_in同步的帧单元每次都将读出地址计数器36格式化的情况下，在帧N的最后的写入数据（A部分）被读出之前，下一帧N＋1的写入开始（B部分），由此帧N的A部分的数据被下一帧N＋1的B部分的数据覆盖而丢失。若更详细地表示，是因为，图5中被例示的帧N的写入地址0~8的数据被下一帧N＋1的写入地址0~8的数据覆盖，之后帧N＋1的读出开始。为了防止该写入数据的消失，不需要将帧间的回描周期设定为较长，或将到下一帧的数据写入开始之前的时间设定为较长，所以也不会有对驱动显示驱动集成电路的主机装置的限制增加，或对驱动集成电路、液晶面板的要求性能过量地变高。

进而，读出地址计数器36将从缓冲存储器20读出的块单元的数据的读出开始地址更新为写入地址计数器35的写入开始地址，所以即使由于噪音等的影响，读出或写入途中读出地址计数器36的计数值或写入地址计数器35的计数值变化，该变化的影响也在发生该变化的块的下一块的数据中停止，能够抑制仅是先入先出队列那样的在该影响被复位之前连续不断地继续。在写入途中在写入地址计数器35的计数值上产生错误的情况下，在该帧的数据读出中，该错误的影响残留，但在下一帧该帧的写入开始地址变为读出开始地址，所以上一次的错误的影响不会继续。同样地，在读出途中在读出地址计数器35的计数值上发生错误的情况下，该帧的数据读出中该错误的影响残留，但在下一帧该帧的写入开始地址变为读出开始地址，所以上一次的错误的影响不会继续。因此，能够防止由噪音引起的显示的错乱继续。

此外，根据环绕值寄存器40的设定值，能够按照希望地确定写入地址计数器35及读出地址计数器36的计数范围。

以上基于实施方式对本发明人作出的发明具体地进行了说明，但本发明不限于此，显然在不超过其主旨的范围内能够进行各种各样的改变。

例如，缓冲存储器的存取电路不限于应用液晶显示器驱动集成电路的情况。能够广泛地适用于电致发光板或等离子体面板等液晶显示以外的显示驱动集成电路、还有用于压缩・伸展等图像处理的数据缓冲器的存取控制、用于加密・解密的数据缓冲器的存取控制等。

此外，环绕的结构不限于根据环绕值寄存器的设定值可变的结构，也可以是借用（流用）计数器的特定的位的值、或进位信号的结构。根据地址计数器的地址的位数或意义不限于上述实施方式，可以是显示线地址，也可以是字节地址，能够适当地改变。

帧同步信号不限于垂直同步信号。在从外部用移动产业处理器接口供给图像数据那样的情况下，外部帧同步信号被前置于图像数据的既定编码的前缀模式也可以。即使在该情况下，内部帧同步信号是级别信号也不会有所妨碍。

附图标记说明

1　 液晶显示器驱动集成电路

2　 液晶显示面板

3　 触摸面板

4　 主机装置

5　 存取电路

10　 输入输出回路

11　 显示控制器

12　 触摸检测控制器

20　 缓冲存储器

21　 图像处理回路

22　 源驱动器

23　 栅驱动器

30　 写入控制回路

31　 读出控制回路

33，34　 比较器

35　 写入地址计数器

36　 读出地址计数器

37　 地址寄存器

38　 时钟脉冲发生器

39　 显示控制回路

40　 环绕值寄存器

41　 电源回路

Vsync_ex　外部垂直同步信号

Hsync_ex　外部水平同步信号

Vsync_in　内部垂直同步信号

Hsync_in　内部水平同步信号

DTdsp　 图像数据

DTcnt　 指令数据

CENwr　 写入用时钟使能信号

CENrd　 读出用时钟使能信号

CLKdsp　 显示控制用的基准时钟信号

CLKrd　 读出地址生成用的计数时钟信号

CLKwr　 写入地址生成用的计数时钟信号

ADRwr 　 写入地址

ADRrd　 读出地址

ADRwr_s　写入开始地址。