一种移位寄存单元、栅极驱动电路及显示装置的制作方法

本发明涉及显示技术领域，更为具体的说，涉及一种移位寄存单元、栅极驱动电路及显示装置。

背景技术：

随着电子技术的发展，显示装置已被广泛应用于各行领域和各种电子产品中，成为人们生活和工作不可或缺的一部分，如电视、手机、电脑、个人数字助理等。现有的显示装置中，显示装置包括有栅极驱动电路，栅极驱动电路主要用于扫描多级栅极线，以通过扫描栅极线而对与栅极线电连接的像素阵列进行扫描，进而配合其他线路结构而进行画面的显示。由于人们对栅极驱动电路的多样性的需求，因此栅极驱动电路的设计成为开发者现今主要研究趋势之一。

技术实现要素：

有鉴于此，本发明提供了一种移位寄存单元、栅极驱动电路及显示装置，将移位寄存单元与栅极线连接的端口和与上下级移位寄存单元连接的端口区分，即，将扫描输出端作为连接栅极线的端口，而将级联输出端作为连接上下级移位寄存单元的端口，满足栅极驱动电路的多样性的设计。

为实现上述目的，本发明提供的技术方案如下：

一种移位寄存单元，应用于栅极驱动电路，包括：输入模块、上拉节点、上拉控制模块、第一下拉节点、第一下拉控制模块、第一下拉生成模块、第二下拉节点、第二下拉控制模块、第二下拉生成模块、扫描输出模块、扫描输出端、级联输出模块、级联输出端和电容；

其中，所述输入模块响应于第一控制端的电位而控制第一电压端与所述上拉节点的接通状态，以及，响应于第二控制端的电位而控制第二电压端与所述上拉节点的接通状态，其中，所述第一电压端和所述第二电压端的输出电平极性相反；

所述上拉控制模块响应于所述上拉节点的电位而控制第三电压端分别与所述第一下拉节点和所述第二下拉节点的接通状态；

所述第一下拉控制模块响应于所述第一下拉节点的电位而控制所述第四电压端与所述扫描输出端的接通状态，以及，控制所述第三电压端分别与所述上拉节点和所述级联输出端的接通状态，其中，所述第三电压端和所述第四电压端输出电平相同，且所述第三电压端输出电压低于所述第四电压端输出电压；

所述第一下拉生成模块响应于第一信号端的电位而控制所述第三电压端与所述第一下拉节点的接通状态，以及，响应于第二信号端的电位而控制所述第二信号端与所述第一下拉节点的接通状态，其中，所述第一信号端和所述第二信号端的输出信号为互补时钟信号，且在所述上拉控制模块控制所述第三电压端与所述第一下拉节点接通时，所述第一下拉节点的电位为所述第三电压端的输出电位；

所述第二下拉控制模块响应于所述第二下拉节点的电位而控制所述第四电压端与所述扫描输出端的接通状态，以及，控制所述第三电压端分别与所述上拉节点和所述级联输出端的接通状态；

所述第二下拉生成模块响应于所述第二信号端的电位而控制所述第三电压端与所述第二下拉节点的接通状态，以及，响应于所述第一信号端的电位而控制所述第一信号端与所述第二下拉节点的接通状态，其中，在所述上拉控制模块控制所述第三电压端与所述第二下拉节点接通时，所述第二下拉节点的电位为所述第三电压端的电位；

所述扫描输出模块响应于所述上拉节点的电位而控制时钟信号端与扫描输出端的接通状态；

所述级联输出模块响应于所述上拉节点的电位而控制时钟信号端与级联输出端的接通状态；

以及，所述电容用于将所述扫描输出端的电位耦合至所述上拉节点。

可选的，所述输入模块包括：第一晶体管和第二晶体管；

其中，所述第一晶体管的栅极连接至所述第一控制端，所述第一晶体管的第一端连接至所述第一电压端，所述第一晶体管的第二端连接至所述上拉节点；所述第二晶体管的栅极连接至所述第二控制端，所述第二晶体管的第一端连接至所述第二电压端，所述第二晶体管的第二端连接至所述上拉节点。

可选的，所述上拉控制模块包括：第三晶体管和第四晶体管；

其中，所述第三晶体管和第四晶体管的栅极均连接至所述上拉节点，所述第三晶体管和第四晶体管的第一端均连接至所述第三电压端，所述第三晶体管的第二端连接至所述第一下拉节点，所述第四晶体管的第二端连接至所述第二下拉节点。

可选的，所述第一下拉控制模块包括：第五晶体管、第六晶体管和第七晶体管；

其中，所述第五晶体管、第六晶体管和第七晶体管的栅极均连接至所述第一下拉节点，所述第五晶体管的第一端连接至所述第四电压端，所述第五晶体管的第二端连接至所述扫描输出端，所述第六晶体管的第一端连接至所述第三电压端，所述第六晶体管的第二端连接至所述上拉节点，所述第七晶体管的第一端连接至所述第三电压端，所述第七晶体管的第二端连接至所述级联输出端。

可选的，所述第一下拉生成模块包括：第八晶体管和第九晶体管；

其中，所述第八晶体管的栅极连接至所述第一信号端，所述第八晶体管的第一端连接至所述第三电压端，所述第八晶体管的第二端连接至所述第一下拉节点，所述第九晶体管的栅极连接至所述第二信号端，所述第九晶体管的第一端连接至所述第二信号端，所述第九晶体管的第二端连接至所述第一下拉节点。

可选的，所述第二下拉控制模块包括：第十晶体管、第十一晶体管和第十二晶体管；

其中，所述第十晶体管、第十一晶体管和第十二晶体管的栅极均连接至所述第二下拉节点，所述第十晶体管的第一端连接至所述第四电压端，所述第十晶体管的第二端连接至所述扫描输出端，所述第十一晶体管的第一端连接至所述第三电压端，所述第十一晶体管的第二端连接至所述上拉节点，所述第十二晶体管的第一端连接至所述第三电压端，所述第十二晶体管的第二端连接至所述级联输出端。

可选的，所述第二下拉生成模块包括：第十三晶体管和第十四晶体管；

其中，所述第十三晶体管的栅极连接至所述第二信号端，所述第十三晶体管的第一端连接至所述第三电压端，所述第十三晶体管的第二端连接至所述第二下拉节点，所述第十四晶体管的栅极连接至所述第一信号端，所述第十四晶体管的第一端连接至所述第一信号端，所述第十四晶体管的第二端连接至所述第二下拉节点。

可选的，所述扫描输出模块包括：第十五晶体管，所述第十五晶体管的栅极连接至所述上拉节点，所述第十五晶体管的第一端连接至所述时钟信号端，所述第十五晶体管的第二端连接至所述扫描输出端。

可选的，所述级联输出模块包括：第十六晶体管，所述第十六晶体管的栅极连接至所述上拉节点，所述第十六晶体管的第一端连接至所述时钟信号端，所述第十六晶体管的第二端连接至所述级联输出端。

可选的，所述第一信号端和第二信号端的电平与所述第三电压端的电平相同时，所述第一信号端和第二信号端输出电压与所述第三电压端输出电压相同。

可选的，所述时钟信号端的电平与所述第四电压端的电平相同时，所述时钟信号端输出电压与所述第四电压端输出电压相同。

可选的，在所述栅极驱动电路沿第一方向扫描时，所述第一控制端输出开启信号；

以及，在所述栅极驱动电路沿第二方向扫描时，所述第二控制端输出开启信号，其中，所述第一方向和第二方向相反。

可选的，所述第一信号端和第二信号端的输出信号均为帧反转信号。

相应的，本发明还提供了一种栅极驱动电路，包括N级移位寄存单元，每级所述移位寄存单元均为上述的移位寄存单元。

可选的，定义相邻两级移位寄存单元为第i级移位寄存单元和第i+1级移位寄存单元，其中，

所述第i级移位寄存单元的级联输出端连接至所述第i+1级移位寄存单元的第一控制端，以及，所述第i+1级移位寄存单元的级联输出端连接至所述第i级移位寄存单元的第二控制端。

相应的，本发明还提供了一种显示装置，所述显示装置包括上述的栅极驱动电路。

相较于现有技术，本发明提供的技术方案至少具有以下优点：

本发明提供了一种移位寄存单元、栅极驱动电路及显示装置，应用于栅极驱动电路，包括：输入模块、上拉节点、上拉控制模块、第一下拉节点、第一下拉控制模块、第一下拉生成模块、第二下拉节点、第二下拉控制模块、第二下拉生成模块、扫描输出模块、扫描输出端、级联输出模块、级联输出端和电容；其中，通过各个模块之间的相互配合，使得扫描输出端输出扫描信号至与其连接的栅极线，同时，使得级联输出端输出信号至与其连接的上下级移位寄存单元。由上述内容可知，本发明提供的技术方案，将移位寄存单元与栅极线连接的端口和与上下级移位寄存单元连接的端口区分，即，将扫描输出端作为连接栅极线的端口，而将级联输出端作为连接上下级移位寄存单元的端口，满足栅极驱动电路的多样性的设计。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例提供的一种移位寄存单元的结构示意图；

图2为本申请实施例提供的另一种移位寄存单元的结构示意图；

图3为本申请实施例提供的一种沿第一方向扫描的时序图；

图4为本申请实施例提供的一种沿第二方向扫描的时序图；

图5为本申请实施例提供的一种栅极驱动电路的结构示意图；

图6为本申请实施例提供的一种显示装置的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

正如背景技术所述，现有的显示装置中，显示装置包括有栅极驱动电路，栅极驱动电路主要用于扫描多级栅极线，以通过扫描栅极线而对与栅极线电连接的像素阵列进行扫描，进而配合其他线路结构而进行画面的显示。由于人们对栅极驱动电路的多样性的需求，因此栅极驱动电路的设计成为开发者现今主要研究趋势之一。

基于此，本申请实施例提供了一种移位寄存单元、栅极驱动电路及显示装置，将移位寄存单元与栅极线连接的端口和与上下级移位寄存单元连接的端口区分，即，将扫描输出端作为连接栅极线的端口，而将级联输出端作为连接上下级移位寄存单元的端口，满足栅极驱动电路的多样性的设计。为实现上述目的，本申请实施例提供的技术方案如下，具体结合图1至图6所示，对本申请实施例提供的技术方案进行详细的描述。

参考图1所示，为本申请实施例提供的一种移位寄存单元的结构示意图，其中，移位寄存单元应用于栅极驱动电路，移位寄存单元包括：

输入模块100、上拉节点P、上拉控制模块200、第一下拉节点Q1、第一下拉控制模块301、第一下拉生成模块401、第二下拉节点Q2、第二下拉控制模块302、第二下拉生成模块402、扫描输出模块500、扫描输出端Gout、级联输出模块600、级联输出端Gout_sub和电容C；

其中，所述输入模块100响应于第一控制端SET的电位而控制第一电压端DIR1与所述上拉节点P的接通状态，以及，响应于第二控制端RESET的电位而控制第二电压端DIR2与所述上拉节点P的接通状态，其中，所述第一电压端DIR1和所述第二电压端DIR2的输出电平极性相反；

所述上拉控制模块200响应于所述上拉节点P的电位而控制第三电压端V3分别与所述第一下拉节点Q1和所述第二下拉节点Q2的接通状态；

所述第一下拉控制模块301响应于所述第一下拉节点Q1的电位而控制所述第四电压端V4与所述扫描输出端Gout的接通状态，以及，控制所述第三电压端V3分别与所述上拉节点P和所述级联输出端Gout_sub的接通状态，其中，所述第三电压端V3和所述第四电压端V4输出电平相同，且所述第三电压端V3输出电压低于所述第四电压端V4输出电压；需要说明的是，第三电压端V3和第四电压端V4输出电平相同，是指同时输出相比参考电压为正性的电压，或者负性的电压，即电压的相位相同。

所述第一下拉生成模块401响应于第一信号端Clock1的电位而控制所述第三电压端V3与所述第一下拉节点Q1的接通状态，以及，响应于第二信号端Clock2的电位而控制所述第二信号端Clock2与所述第一下拉节点Q1的接通状态，其中，所述第一信号端Clock1和所述第二信号端Clock2的输出信号为互补时钟信号，且在所述上拉控制模块200控制所述第三电压端V3与所述第一下拉节点Q1接通时，所述第一下拉节点Q1的电位为所述第三电压端V3的输出电位；

所述第二下拉控制模块302响应于所述第二下拉节点Q2的电位而控制所述第四电压端V4与所述扫描输出端Gout的接通状态，以及，控制所述第三电压端V3分别与所述上拉节点P和所述级联输出端Gout_sub的接通状态；

所述第二下拉生成模块402响应于所述第二信号端Clock2的电位而控制所述第三电压端V3与所述第二下拉节点Q2的接通状态，以及，响应于所述第一信号端Clock1的电位而控制所述第一信号端Clock1与所述第二下拉节点Q2的接通状态，其中，在所述上拉控制模块200控制所述第三电压端V3与所述第二下拉节点Q2接通时，所述第二下拉节点Q2的电位为所述第三电压端V3的电位；

所述扫描输出模块500响应于所述上拉节点P的电位而控制时钟信号端CK与扫描输出端Gout的接通状态；

所述级联输出模块600响应于所述上拉节点P的电位而控制时钟信号端CK与级联输出端Gout_sub的接通状态；

以及，所述电容C用于将所述扫描输出端Gout的电位耦合至所述上拉节点P。

本申请实施例提供的技术方案，通过各个模块之间的相互配合，使得扫描输出端输出扫描信号至与其连接的栅极线，同时，使得级联输出端输出信号至与其连接的上下级移位寄存单元，其中，将移位寄存单元与栅极线连接的端口和与上下级移位寄存单元连接的端口区分，即，将扫描输出端作为连接栅极线的端口，而将级联输出端作为连接上下级移位寄存单元的端口，满足栅极驱动电路的多样性的设计。

结合图2所示，对本申请实施例提供的一种具体的移位寄存单元的结构进行详细说明。其中，图2为本申请实施例提供的另一种移位寄存单元的结构示意图。

结合参考图1和图2所示，在本申请一实施例中，所述输入模块100包括：第一晶体管M1和第二晶体管M2；

其中，所述第一晶体管M1的栅极连接至所述第一控制端SET，所述第一晶体管M1的第一端连接至所述第一电压端DIR1，所述第一晶体管M1的第二端连接至所述上拉节点P；所述第二晶体管M2的栅极连接至所述第二控制端RESET，所述第二晶体管M2的第一端连接至所述第二电压端DIR2，所述第二晶体管M2的第二端连接至所述上拉节点P。

需要说明的是，本申请实施例对于提供的第一晶体管M1和第二晶体管M2的导通类型相同，其可以为N型晶体管，还可以为P型晶体管，对此需要根据实际应用进行具体设计；本申请实施例优选提供的第一晶体管M1和第二晶体管M2的导通类型相同。另外，由于需要将上拉节点P的电位明确，因而，对于输入模块100而言，在第一控制端SET控制上拉节点P与第一电压端DIR1之间接通时，第二控制端RESET不能控制上拉节点P与第二电压端DIR2之间接通；以及，在第二控制端RESET控制上拉节点P与第二电压端DIR2之间接通时，第一控制端SET不能控制上拉节点P与第一电压端DIR1之间接通；也就是说，第一晶体管M1和第二晶体管M2不能同时导通。

结合参考图1和图2所示，在本申请一实施例中，所述上拉控制模块200包括：第三晶体管M3和第四晶体管M4；

其中，所述第三晶体管M3和第四晶体管M4的栅极均连接至所述上拉节点P，所述第三晶体管M3和第四晶体管M4的第一端均连接至所述第三电压端V3，所述第三晶体管M3的第二端连接至所述第一下拉节点Q1，所述第四晶体管M4的第二端连接至所述第二下拉节点Q2。

需要说明的是，本申请实施例提供的第三晶体管M3和第四晶体管M4的导通类型相同，且本申请对两者的导通类型不做具体限制，其均可以为N型晶体管，还可以为P型晶体管，对此需要根据实际应用中上拉节点P的有效电位进行设计。

此外，本申请实施例提供的第三电压端V3和第四电压端V4输出的电平信号相同，其可以为高电平信号，还可以为低电平信号，对此需要根据实际应用进行具体设计；其中，第三电压端V3输出的电平信号满足在输出至级联输出端Gout_sub时，不能对与其连接的上下级移位寄存单元进行扫描(即该信号不能使上下级移位寄存单元中晶体管导通)即可，以及，第四电压端V4输出的电平信号满足在输出至扫描输出端Gout时，不能对与扫描输出端Gout连接的栅极线进行扫描(即该信号不能对与栅极线连接的像素阵列进行扫描)即可。

结合参考图1和图2所示，在本申请一实施例中，所述第一下拉控制模块301包括：第五晶体管M5、第六晶体管M6和第七晶体管M7；

其中，所述第五晶体管M5、第六晶体管M6和第七晶体管M7的栅极均连接至所述第一下拉节点Q1，所述第五晶体管M5的第一端连接至所述第四电压端V4，所述第五晶体管M5的第二端连接至所述扫描输出端Gout，所述第六晶体管M6的第一端连接至所述第三电压端V3，所述第六晶体管M6的第二端连接至所述上拉节点P，所述第七晶体管M7的第一端连接至所述第三电压端V3，所述第七晶体管M7的第二端连接至所述级联输出端Gout_sub。

在本申请一实施例中，第一下拉控制模块301和第二下拉控制模块302的电路结构相同，即，所述第二下拉控制模块302包括：第十晶体管M10、第十一晶体管M11和第十二晶体管M12；

其中，所述第十晶体管M10、第十一晶体管M11和第十二晶体管M12的栅极均连接至所述第二下拉节点Q2，所述第十晶体管M10的第一端连接至所述第四电压端V4，所述第十晶体管M10的第二端连接至所述扫描输出端Gout，所述第十一晶体管M11的第一端连接至所述第三电压端V3，所述第十一晶体管M11的第二端连接至所述上拉节点P，所述第十二晶体管M12的第一端连接至所述第三电压端V3，所述第十二晶体管M12的第二端连接至所述级联输出端Gout_sub。

需要说明的是，在本申请其他实施例中，第一下拉控制模块301和第二下拉控制模块302的电路结构还可以设计为不同，对此本申请不做具体限制。以及，本申请实施例提供的第五晶体管M5、第六晶体管M6和第七晶体管M7的导通类型相同，其均可以为P型晶体管，还可以为N型晶体管，对此需要根据第一下拉节点Q1的有效电位进行具体设计；以及，本申请实施例提供的第十晶体管M10、第十一晶体管M11和第十二晶体管M12的导通类型相同，其均可以为P型晶体管，还可以为N型晶体管，对此需要根据第二下拉节点Q1的有效电位进行具体设计。

结合参考图1和图2所示，在本申请一实施例中，所述第一下拉生成模块401包括：第八晶体管M8和第九晶体管M9；

其中，所述第八晶体管M8的栅极连接至所述第一信号端Clock1，所述第八晶体管M8的第一端连接至所述第三电压端V3，所述第八晶体管M8的第二端连接至所述第一下拉节点Q1，所述第九晶体管M9的栅极连接至所述第二信号端Clock2，所述第九晶体管M9的第一端连接至所述第二信号端Clock2，所述第九晶体管M9的第二端连接至所述第一下拉节点Q1。

在本申请一实施例中，第一下拉生成模块401和第二下拉生成模块402的电路结构相同，且对于第一信号端Clock1和第二信号端Clock2的连接关系相反，即，所述第二下拉生成模块402包括：第十三晶体管M13和第十四晶体管M14；

其中，所述第十三晶体管M13的栅极连接至所述第二信号端Clock2，所述第十三晶体管M13的第一端连接至所述第三电压端V3，所述第十三晶体管M13的第二端连接至所述第二下拉节点Q2，所述第十四晶体管M14的栅极连接至所述第一信号端Clock1，所述第十四晶体管M14的第一端连接至所述第一信号端Clock1，所述第十四晶体管M14的第二端连接至所述第二下拉节点Q2。

需要说明的是，本申请实施例提供的第八晶体管M8和第九晶体管M9的导通类型相同，其可以为N型晶体管，还可以为P型晶体管，对此需要根据第一信号端Clock1和第二信号端Clock2的有效电平进行具体设计；以及，本申请实施例提供的第十三晶体管M13和第十四晶体管M14的导通类型相同，其可以为N型晶体管，还可以为P型晶体管，对此需要根据第一信号端Clock1和第二信号端Clock2的有效电平进行具体设计。

结合参考图1和图2所示，在本申请一实施例中，所述扫描输出模块500包括：第十五晶体管M15；

其中，所述第十五晶体管M15的栅极连接至所述上拉节点P，所述第十五晶体管M15的第一端连接至所述时钟信号端CK，所述第十五晶体管M15的第二端连接至所述扫描输出端Gout。

以及，结合参考图1和图2所示，所述级联输出模块600包括：第十六晶体管M16；

其中，所述第十六晶体管M16的栅极连接至所述上拉节点P，所述第十六晶体管M16的第一端连接至所述时钟信号端CK，所述第十六晶体管M16的第二端连接至所述级联输出端Gout_sub。

需要说明的是，本申请实施例提供的第十五晶体管M15和第十六晶体管M16的导通类型相同，其可以为N型晶体管，还可以为P型晶体管，对此需要根据上拉节点P的有效电位进行具体设计。

在本申请一实施例中，所述第一信号端Clock1和第二信号端Clock2的电平与所述第三电压端V3的电平相同时，所述第一信号端Clock1和第二信号端Clock2输出电压与所述第三电压端V3输出电压相同。

其中，为了使第八晶体管M8或第十三晶体管M13在截止时的关断效果更好，和为了使第七晶体管M7或第十四晶体管M14在截止时的关断效果更好，本申请优选的第一信号端Clock1和第二信号端Clock2的电平与所述第三电压端V3的电平相同时，即电压信号相位相同时，第一信号端Clock1和第二信号端Clock2输出电压与第三电压端V3输出电压相同，进而使得第八晶体管M8或第十三晶体管M13关断时栅极端电压和第一端电压相同，和使得第七晶体管M7或第十四晶体管M14的关断时栅极端电压和第一端电压相同，以提高关断效果。具体例如，当第一信号端Clock1或第二信号端Clock2输出的电平信号为低电平时，且同时第三电压端V3输出的电平信号为低电平时，此时，第一信号端Clock1或第二信号端Clock2输出电压与所述第三电压端V3输出电压相同，如均为-15V。

以及，所述时钟信号端CK的电平与所述第四电压端V4的电平相同时，所述时钟信号端CK输出电压与所述第四电压端V4输出电压相同。其中，由于在扫描输出模块500响应于上拉节点P的电位，而控制时钟信号端CK与扫描输出端Gout接通时，与扫描输出端Gout连接的栅极线的电位为时钟信号端CK输出的电位，故而，为了使与栅极线连接的晶体管达到更好的关断目的，本申请优选的时钟信号端CK的电平与第四电压端V4的电平相同时，时钟信号端CK输出电压与所述第四电压端V4输出电压相同，如，在时钟信号端CK为下降沿输出低电平、且第四电压端V4输出低电平时，时钟信号端CK选择更低的电压值输出，即与第四电压端V4输出的电压相同。

在本申请一实施例中，栅极驱动电路可以为双向扫描的栅极驱动电路，其中，在所述栅极驱动电路沿第一方向扫描时，所述第一控制端SET输出开启信号；

以及，在所述栅极驱动电路沿第二方向扫描时，所述第二控制端RESET输出开启信号，其中，所述第一方向和第二方向相反。

即，在栅极驱动电路沿第一方向扫描时，移位寄存单元的第一控制端SET首先输出开启信号，以使移位寄存单元开始工作，且在开启信号输出完毕后，移位寄存单元的扫描输出端输出扫描栅极线的信号，和级联输出端输出相应信号(相应信号为为上一级移位寄存单元提供的关闭信号和为下一级移位寄存单元提供的开启信号，其中，关闭信号和开启信号为同一信号)至上下级移位寄存单元，并在结束阶段时，第二控制端RESET输出关闭信号，以使移位寄存单元的扫描输出端不再输出扫描信号；

以及，在栅极驱动电路沿第二方向扫描时，移位寄存单元的第二控制端RESET首先输出开启信号，以使移位寄存单元开始工作，且在开启信号输出完毕后，移位寄存单元的扫描输出端输出扫描栅极线的信号，和级联输出端输出相应信号(相应信号为为上一级移位寄存单元提供的关闭信号和为下一级移位寄存单元提供的开启信号，其中，关闭信号和开启信号为同一信号)至上下级移位寄存单元，并在结束阶段时，第一控制端RET输出关闭信号，以使移位寄存单元的扫描输出端不再输出扫描信号。

此外，为了满足在所述上拉控制模块200控制所述第三电压端V3与所述第二下拉节点Q2接通时，所述第二下拉节点Q2的电位为所述第三电压端V3的电位，以及，在所述上拉控制模块200控制所述第三电压端V3与所述第一下拉节点Q1接通时，所述第一下拉节点Q1的电位为所述第三电压端V3的输出电位，本申请实施例提供的第三晶体管M3的宽长比大于第九晶体管的宽长比，以及，第四晶体管M4的宽长比大于第十四晶体管M14的宽长比。

在本申请一实施例中，由于第一下拉生成模块401和第二下拉生成模块402与第一信号端Clock1和第二信号端Clock2的连接关系相反，且第一信号端Clock1和第二信号端Clock2的输出信号为互补时钟信号，所以在移位寄存单元扫描完毕后，第一下拉节点Q1和第二下拉节点Q2交替为第二信号端Clock2和第一信号端Clock1输出的有效电平信号，为了达到降低功耗的目的，本申请实施例优选的所述第一信号端Clock1和第二信号端Clock2的输出信号均为帧反转信号，即，使得第一下拉节点Q1和第二下拉节点Q2在移位寄存单元扫描完毕后，其上的有效电平信号为一帧画面交替一次。

下面结合驱动方法对本申请实施例提供的移位寄存单元的各个组成模块和组成模块的每个晶体管的接通和截止情况进行进一步的描述。需要说明的是，下面以高电平信号有效的移位寄存单元进行描述，即，以第一晶体管M1至第十六晶体管M16均为N型晶体管为例进行说明，以及，以第三电压端V3和第四电压端V4的输出信号为低电平信号，移位寄存单元的扫描输出端Gout和级联输出端Gout_sub的输出的有效电平为高电平为例进行说明。

结合图1、图2、图3和图4所示，对本申请实施例提供的驱动方法进行详细说明，其中，本申请实施例提供的驱动方法，应用于上述的移位寄存单元，且驱动方法包括：第一阶段T1、第二阶段T2和第三阶段T3。

参考图3所示，为本申请实施例提供的一种沿第一方向扫描的时序图，其中，第一电压端DIR1的输出电平为高电平，第二电压端DIR2的输出电平为低电平，在沿第一方向扫描时：

在第一阶段T1，输入模块100响应于第一控制端SET的电位，而控制第一电压端DIR1与上拉节点P之间接通，上拉节点P的电位为第一电压端DIR1输出的高电平；其中，上拉控制模块200响应于上拉节点P的电位，而控制第三电压端V3分别与第一下拉节点Q1和第二下拉节点Q2之间接通；以及，扫描输出模块500和级联输出模块600均响应于上拉节点P的电位，而控制时钟信号端CK分别与扫描输出端Gout和级联输出端Gout_sub之间接通，此时时钟信号端CK输出电平为低电平(即输出信号为关闭信号)。

具体结合图2和图3所示，在第一阶段T1，第一控制端SET输出电平为高点平，而控制第一晶体管M1导通，使得上拉节点P的电位为第一电压端DIR1输出的高电平。进而与上拉节点P连接的第三晶体管M3、第四晶体管M4、第十五晶体管M15和第十六晶体管M16均导通，以使得第一下拉节点Q1和第二下拉节点Q2的电位为第三电压端V3输出的低电平，以及，使得扫描输出端Gout和级联输出端Gout_sub的输出信号为时钟信号端CK输出的电平。其中，由于第一下拉节点Q1和第二下拉节点Q2的电位均为低电平，故而，使得与两者连通的晶体管均为截止状态。

在第二阶段T2，扫描输出模块500和级联输出模块600均响应于上拉节点P的电位，而控制时钟信号端CK分别与扫描输出端Gout和级联输出端Gout_sub之间接通，此时时钟信号端CK输出电平为高电平。

具体结合图2和图3所示，在第二阶段T2，此时电容C的一极板的电位为时钟信号端CK输出的高电平，故而，电容C将会将与其另一极板连接的上拉节点P的高电平，在第一阶段T1的基础上再次拉高。由于上拉节点P的电位保持为高电平，因而与上拉节点P连通的晶体管保持第一阶段T1的状态不变。以及，在第二阶段T2，时钟信号端CK输出电平为高电平，该高电平信号分别通过第十五晶体管M15和第十六晶体管M16，传输至扫描输出端Gout和级联输出端Gout_sub。

在第三阶段T3，输入模块100响应于第二控制端RESET的电位，而控制第二电压端DIR2与上拉节点P之间接通，上拉节点P的电位为第二电压端DIR2输出的低电平；其中，第一下拉生成模块401响应于第二信号端Clock2的电位，而控制第二信号端Clock2与第一下拉节点Q1之间接通；或者，第二下拉生成模块402响应于第一信号端Clock1的电位，而控制第一信号端Clock1与第二下拉节点Q2之间接通。此时，第一下拉节点Q1控制第一下拉控制模块301工作，或第二下拉节点Q2控制第二下拉控制模块302工作，使得上拉节点P与第三电压端V3之间接通、扫描输出端Gout与第四电压端V4之间接通和级联输出端Gout_sub与第三电压端V3之前接通。

具体结合图2和图3所示，在第三阶段T3，第二控制端RESET输出高电平，而控制第二晶体管M2导通，使得上拉节点P的电位为第二电压端DIR2输出的低电平，此时与上拉节点P连通的晶体管均截止。由于第一信号端Clock1输出的高电平，故而，第一信号端Clock1控制第十四晶体管M14导通，将第一信号端Clock1输出的高电平传输至第二下拉节点Q2，且第一下拉节点Q1的电位为第三电压端V3输出的低电平；此时，第二下拉节点Q2控制第十晶体管M10、第十一晶体管M11和第十二晶体管M12导通，使得扫描输出端Gout的电位为第四电压端V4输出的低电平、上拉节点P的电位为第三电压端V3输出的低电平和级联输出端Gout_sub的电位为第三电压端V3输出的低电平。其中，由于第三电压端V3输出电压低于第四电压端V4输出电压，而第十五晶体管M15此时Vgs＝第三电压端V3的电压值-第四电压端V4的电压值，即，第十五晶体管M15此时Vgs为负数，使得第十五晶体管M15的漏电流较小，提高了移位寄存单元的输出稳定性。此外，由于级联输出端Gout_sub输出电压值为第三电压端V3输出的更低的低电平，故而，能够有效的关闭上下级移位寄存单元中相应连通的晶体管，避免由于电压值较高造成误导通。

需要说明的是，在第三阶段T3，还可以将第一信号端Clock1设置为输出低电平，而将第二信号端Clock2设置为输出高电平，对此本申请实施例不做具体限制。

以及，结合图1、图2和图4所示，图4为本申请实施例提供的一种沿第二方向扫描的时序图，驱动方法同样包括第一阶段T1、第二阶段T2和第三阶段T3，其中，与沿第一方向扫描不同的是，在沿第二方向扫描时，第一电压端DIR1输出低电平，而第二电压端DIR2输出高电平；以及，第二控制端RESET在第一阶段T1输出高电平，而第一控制端SET在第三阶段T3输出高电平，除上述不同之外，沿第二方向扫描时移位寄存单元的运行过程，与沿第一方向扫描时的运行过程相同，故本申请不作多余赘述。

相应的，本申请实施例还提供了一种栅极驱动电路，包括N级移位寄存单元，每级所述移位寄存单元均为上述任意一实施例提供的移位寄存单元。

具体参考图5所示，为本申请实施例提供的一种栅极驱动电路的结构示意图，其中，定义相邻两级移位寄存单元为第i级移位寄存单元1i和第i+1级移位寄存单元1(i+1)，其中，

所述第i级移位寄存单元1i的级联输出端Gout_sub连接至所述第i+1级移位寄存单元1(i+1)的第一控制端SET，以及，所述第i+1级移位寄存单元1(i+1)的级联输出端Gout_sub连接至所述第i级移位寄存单元1i的第二控制端RESET。

其中，本申请实施例优选的奇数级的移位寄存单元的时钟信号端为同一端，且偶数级的移位寄存单元的时钟信号端为同一端。

相应的，本申请实施例还提供了一种显示装置，具体参考图6所示，为本申请实施例提供的一种显示装置的结构示意图，其中，所述显示装置包括具有上述任意一实施例提供的栅极驱动电路的显示面板10；

以及，在显示装置为液晶显示装置时，显示装置还包括为显示面板10提供背光源(如箭头所示)的背光源模组20。

需要说明的是，本申请对于提供的显示装置的类型不做具体限制，如在本申请其他实施例中，显示装置还可以为有机发光显示装置。

本申请实施例提供了一种移位寄存单元、栅极驱动电路及显示装置，应用于栅极驱动电路，包括：输入模块、上拉节点、上拉控制模块、第一下拉节点、第一下拉控制模块、第一下拉生成模块、第二下拉节点、第二下拉控制模块、第二下拉生成模块、扫描输出模块、扫描输出端、级联输出模块、级联输出端和电容；其中，通过各个模块之间的相互配合，使得扫描输出端输出扫描信号至与其连接的栅极线，同时，使得级联输出端输出信号至与其连接的上下级移位寄存单元。由上述内容可知，本申请实施例提供的技术方案，将移位寄存单元与栅极线连接的端口和与上下级移位寄存单元连接的端口区分，即，将扫描输出端作为连接栅极线的端口，而将级联输出端作为连接上下级移位寄存单元的端口，满足栅极驱动电路的多样性的设计。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。