移位寄存器、其驱动方法、栅极集成驱动电路及显示装置与流程

本发明涉及显示技术领域，尤指一种移位寄存器、其驱动方法、栅极集成驱动电路及显示装置。

背景技术：

GOA(Gate on Array)是一种将栅极集成驱动电路集成于薄膜晶体管基板上的技术，通过栅极集成驱动电路向像素区域的各薄膜晶体管的栅极提供栅极扫描信号，逐行开启各薄膜晶体管，实现像素单元的数据信号输入。

在现有技术中，移位寄存器作为栅极集成驱动电路的组成部分，基本结构如图1a所示，包括15个薄膜晶体管，分别为第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8、第九薄膜晶体管M9、第十薄膜晶体管M10、第十一薄膜晶体管M11、第十二薄膜晶体管M12、第十三薄膜晶体管M13、第十四薄膜晶体管M14、第十五薄膜晶体管M15，一个存储电容C，一个时钟信号端CLK，两个控制信号端VDD1和VDD2，一个信号输入端INPUT，一个复位信号端RESET，一个参考信号端VSS、以及一个信号输出端G[N]。

此外，由级联的上述移位寄存器组成的栅极集成驱动电路的结构如图1b所示，第N级移位寄存器的信号输出端在输出栅极扫描信号的同时，向第N+2级移位寄存器的复位信号端提供复位信号，同时向第N-1级移位寄存器的信号输入端提供有效脉冲信号。

通常，对于显示面板的一行像素，一帧内的大部分时间为像素电压的保持状态，即移位寄存器的信号输出端G[N]输出的电位保持低电平；同时，对于栅极集成驱动电路，如果其中一个移位寄存器的信号输出端输出的信号异常，则会导致与其连接的上下级移位寄存器的信号输出端均会出现输出异常；因此，提高移位寄存器去除噪音的能力显得尤其重要。

基于此，如何提高移位寄存器去除噪音的能力，是本领域技术人员亟待解决的技术问题。

技术实现要素：

本发明实施例提供的一种移位寄存器、其驱动方法、栅极集成驱动电路及显示装置，用以解决如何提高移位寄存器去除噪音的能力，提高移位寄存器输出的栅极扫描信号的稳定性。

本发明实施例提供了一种移位寄存器，包括：连接于信号输入端与第一节点之间的输入模块，用于在所述信号输入端输入的有效脉冲信号的控制下，将有效脉冲信号提供至所述第一节点；连接于所述第一节点、时钟信号端、以及信号输出端之间的输出控制模块，用于在所述第一节点的控制下，将所述时钟信号端的时钟信号提供至所述信号输出端；连接于复位信号端、参考信号端、以及所述第一节点之间的复位模块，用于在所述复位信号端的复位信号的控制下，将所述参考信号端的参考信号提供至所述第一节点；还包括：

连接于所述信号输入端、所述参考信号端、以及所述信号输出端之间的降噪模块，用于在所述信号输入端输入的有效脉冲信号的控制下，将所述参考信号端的参考信号提供至所述信号输出端。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述降噪模块，包括：第一薄膜晶体管；其中，

所述第一薄膜晶体管的栅极与所述信号输入端相连，源极与所述参考信号端相连，漏极与所述信号输出端相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述输入模块，包括：第二薄膜晶体管；其中，

所述第二薄膜晶体管的栅极和源极均与所述信号输入端相连，漏极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述输出控制模块，包括：第三薄膜晶体管、以及电容；其中，

所述第三薄膜晶体管的栅极与所述第一节点相连，源极与所述时钟信号端相连，漏极与所述信号输出端相连；

电容连接于所述第一节点与所述信号输出端之间。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述复位模块，包括：第四薄膜晶体管；其中，

所述第四薄膜晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：

连接于第一控制信号端、所述第一节点、所述参考信号端、以及所述信号输出端之间的第一下拉控制模块，用于在所述第一节点的控制下，将所述参考信号端的参考信号提供至第二节点，在所述第二节点为所述第一控制信号端输入的第一控制信号时，将所述参考信号端的参考信号分别提供至所述第一节点和所述信号输出端；

连接于第二控制信号端、所述第一节点、所述参考信号端、以及所述信号输出端之间的第二下拉控制模块，用于在所述第一节点的控制下，将所述参考信号端的参考信号提供至第四节点，在所述第四节点为所述第二控制信号端输入的第二控制信号时，将所述参考信号端的参考信号分别提供至所述第一节点和所述信号输出端；

所述第一控制信号端与所述第二控制信号端交替输入控制信号。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一下拉控制模块，包括：第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、以及第十薄膜晶体管；其中，

所述第五薄膜晶体管的栅极和源极均与所述第一控制信号端相连，漏极与第三节点相连；

所述第六薄膜晶体管的栅极与所述第三节点相连，源极与所述第一控制信号端相连，漏极与所述第二节点相连；

所述第七薄膜晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连，漏极与所述第三节点相连；

所述第八薄膜晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连，漏极与所述第二节点相连；

所述第九薄膜晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述第一节点相连；

所述第十薄膜晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述信号输出端相连；

所述第二下拉控制模块，包括：第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、第十四薄膜晶体管、第十五薄膜晶体管、以及第十六薄膜晶体管；其中，

所述第十一薄膜晶体管的栅极与源极均与所述第二控制信号端相连，漏极与第五节点相连；

所述第十二薄膜晶体管的栅极与所述第五节点相连，源极与所述第二控制信号端相连，漏极与所述第四节点相连；

所述第十三薄膜晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连，漏极与所述第五节点相连；

所述第十四薄膜晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连，漏极与所述第四节点相连；

所述第十五薄膜晶体管的栅极与所述第四节点相连，源极与所述参考信号端相连，漏极与所述第一节点相连；

所述第十六薄膜晶体管的栅极与所述第四节点相连，源极与所述参考信号端相连，漏极与所述信号输出端相连。

本发明实施例还提供了一种栅极集成驱动电路，包括级联的多个本发明实施例提供的上述移位寄存器；其中，

第N级移位寄存器的信号输出端向第N+1级移位寄存器的复位信号端输入复位信号，或向第N+2级移位寄存器的复位信号端输入复位信号，并向第N-1级移位寄存器的信号输入端输入有效脉冲信号，且N为大于1的整数。

本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极集成驱动电路。

本发明实施例还提供了一种本发明实施例提供的上述移位寄存器的驱动方法，包括：

在第一时间段，输入模块在信号输入端输入的有效脉冲信号的控制下，将所述信号输入端的有效脉冲信号提供至第一节点；降噪模块在所述信号输入端输入的有效脉冲信号的控制下，将参考信号端的参考信号提供至信号输出端；

在第二时间段，输出控制模块在所述第一节点的控制下，将时钟信号端的时钟信号提供至所述信号输出端；

在第四时间段，复位模块在复位信号端的复位信号的控制下，将所述参考信号端的参考信号提供至所述第一节点。

本发明有益效果如下：

本发明实施例提供的一种移位寄存器、其驱动方法、栅极集成驱动电路及显示装置，该移位寄存器包括输入模块，用于在信号输入端输入的有效脉冲信号的控制下，将有效脉冲信号提供至第一节点；输出控制模块，用于在第一节点的控制下，将时钟信号端的时钟信号提供至信号输出端；复位模块，用于在复位信号端的复位信号的控制下，将参考信号端的参考信号提供至第一节点；还包括连接于信号输入端、参考信号端、以及信号输出端之间的降噪模块，用于在信号输入端输入的有效脉冲信号的控制下，将参考信号端的参考信号提供至信号输出端；因此，通过在现有的移位寄存器中增设降噪模块，在信号输入端输入的有效脉冲信号的控制下，利用参考信号端的参考信号，降低对信号输出端的噪声干扰；同时，在由级联的多个本发明实施例提供的上述移位寄存器组成的栅极集成驱动电路中，利用各级移位寄存器中的降噪模块与各级移位寄存器的信号输出端之间的连接关系，当一个移位寄存器的信号输出端输出异常时，可以将噪声耦合至与该级移位寄存器相邻的移位寄存器中的降噪模块，通过该降噪模块将噪声耦合释放到参考信号端，消除噪声，使各级移位寄存器的信号输出端的噪声相互抵消，在提高移位寄存器去除噪音的能力的同时，提高栅极集成驱动电路输出的栅极扫描信号的稳定性。

附图说明

图1a为现有技术中移位寄存器的结构示意图；

图1b为现有技术中栅极集成驱动电路的结构示意图；

图2a至2d为本发明实施例提供的一种移位寄存器的结构示意图；

图3为本发明实施例提供的一种移位寄存器的输入输出时序图；

图4a和4b为本发明实施例提供的一种移位寄存器与现有技术中移位寄存器的信号输出端输出信号的模拟结果的示意图；

图5为本发明实施例提供的一种栅极集成驱动电路的结构示意图；

图6为本发明实施例提供的各级移位寄存器的信号输出端与降噪模块等效电容的连接关系示意图。

具体实施方式

下面结合附图，对本发明实施例提供的一种移位寄存器、其驱动方法、栅极集成驱动电路及显示装置的具体实施方式进行详细地说明。

本发明实施例提供了一种移位寄存器，如图2a所示，可以包括：连接于信号输入端INPUT与第一节点P1之间的输入模块10，用于在信号输入端INPUT输入的有效脉冲信号的控制下，将有效脉冲信号提供至第一节点P1；连接于第一节点P1、时钟信号端CLK、以及信号输出端G[N]之间的输出控制模块20，用于在第一节点P1的控制下，将时钟信号端CLK的时钟信号提供至信号输出端G[N]；连接于复位信号端RESET、参考信号端VSS、以及第一节点P1之间的复位模块30，用于在复位信号端RESET的复位信号的控制下，将参考信号端VSS的参考信号提供至第一节点P1；还可以包括：

连接于信号输入端INPUT、参考信号端VSS、以及信号输出端G[N]之间的降噪模块40，用于在信号输入端INPUT输入的有效脉冲信号的控制下，将参考信号端VSS的参考信号提供至信号输出端G[N]。

本发明实施例提供的上述移位寄存器，通过在现有的移位寄存器中的信号输入端INPUT、参考信号端VSS、以及信号输出端G[N]之间增设降噪模块40，在信号输入端INPUT输入的有效脉冲信号的控制下，利用参考信号端VSS的参考信号，降低对信号输出端G[N]的噪声干扰，提高移位寄存器去除噪音的能力，进而提高移位寄存器输出的栅极扫描信号的稳定性。

具体地，有效脉冲信号和时钟信号为高电平信号，第一节点P1的电位为高电平，参考信号为低电平信号；或，有效脉冲信号和时钟信号为低电平信号，第一节点P1的电位为低电平，参考信号为高电平信号。

在具体实施时，为了能够消除信号输出端G[N]的噪音干扰，在本发明实施例提供的上述移位寄存器中，如图2b所示，降噪模块40，可以具体包括：第一薄膜晶体管M1；其中，

第一薄膜晶体管M1的栅极与信号输入端INPUT相连，源极与参考信号端VSS相连，漏极与信号输出端G[N]相连。

具体地，第一薄膜晶体管M1在信号输入端INPUT输入的有效脉冲信号的控制下，将参考信号端VSS的参考信号输出至信号输出端G[N]。

进一步地，为了较大地提高降噪模块40的降噪能力，在本发明实施例提供的上述移位寄存器中，需要根据像素区域内的负载确定降噪模块40中第一薄膜晶体管M1的电阻大小，即根据像素区域内栅线与信号线之间的寄生电容，以及栅线的电阻，调整第一薄膜晶体管M1的电阻大小，使得降噪模块40去除噪音的能力达到最大，保证移位寄存器输出的栅极扫描信号的稳定性。

具体地，第一薄膜晶体管M1可以为P型薄膜晶体管，也可以为N型薄膜晶体管，如图2b所示，在此不做限定。当第一薄膜晶体管M1为P型薄膜晶体管时，信号输入端INPUT输入的有效脉冲信号需要为低电平信号；当第一薄膜晶体管M1为N型薄膜晶体管时，信号输入端INPUT输入的有效脉冲信号需要为高电平信号。

以上仅是举例说明降噪模块40的具体结构，在具体实施时，降噪模块40的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

在具体实施时，为了实现将信号输入端INPUT的有效脉冲信号提供给第一节点P1，在本发明实施例提供的上述移位寄存器中，如图2b所示，输入模块10，可以具体包括：第二薄膜晶体管M2；其中，

第二薄膜晶体管M2的栅极和源极均与信号输入端INPUT相连，漏极与第一节点P1相连。

具体地，第二薄膜晶体管M2在信号输入端INPUT输入的有效脉冲信号的控制下，将有效脉冲信号输出至第一节点P1。

具体地，第二薄膜晶体管M2可以为P型薄膜晶体管，也可以为N型薄膜晶体管，如图2b所示，在此不做限定。当第二薄膜晶体管M2为P型薄膜晶体管时，信号输入端INPUT输入的有效脉冲信号需要为低电平信号；当第二薄膜晶体管M2为N型薄膜晶体管时，信号输入端INPUT输入的有效脉冲信号需要为高电平信号。

以上仅是举例说明输入模块10的具体结构，在具体实施时，输入模块10的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

在具体实施时，为了实现信号输出端G[N]输出栅极扫描信号，在本发明实施例提供的上述移位寄存器中，如图2b所示，输出控制模块20，可以具体包括：第三薄膜晶体管M3、以及电容C；其中，

第三薄膜晶体管M3的栅极与第一节点P1相连，源极与时钟信号端CLK相连，漏极与信号输出端G[N]相连；

电容C连接于第一节点P1与信号输出端G[N]之间。

具体地，第三薄膜晶体管M3在第一节点P1的控制下，将时钟信号端CLK的时钟信号输出至信号输出端G[N]，使信号输出端G[N]输出栅极扫描信号，通过与该移位寄存器对应的第N行栅线，使液晶面板的显示区域内位于第N行栅线上的所有薄膜晶体管开启，数据线开始写入信号。

具体地，第三薄膜晶体管M3可以为P型薄膜晶体管，也可以为N型薄膜晶体管，如图2b所示，在此不做限定。当第三薄膜晶体管M3为P型薄膜晶体管时，第一节点P1的电位需要为低电平；当第三薄膜晶体管M3为N型薄膜晶体管时，第一节点P1的电位需要为高电平。

以上仅是举例说明输出控制模块20的具体结构，在具体实施时，输出控制模块20的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

在具体实施时，为了实现对第一节点P1的电位进行复位，在本发明实施例提供的上述移位寄存器中，如图2b所示，复位模块30，可以具体包括：第四薄膜晶体管M4；其中，

第四薄膜晶体管M4的栅极与复位信号端RESET相连，源极与参考信号端VSS相连，漏极与第一节点P1相连。

具体地，第四薄膜晶体管M4在复位信号端RESET的复位信号的控制下，将参考信号端VSS的参考信号输出至第一节点P1，实现对第一节点P1的电位的复位。

具体地，第四薄膜晶体管M4可以为P型薄膜晶体管，也可以为N型薄膜晶体管，如图2b所示，在此不做限定。当第四薄膜晶体管M4为P型薄膜晶体管时，复位信号端RESET的复位信号需要为低电平信号；当第四薄膜晶体管M4为N型薄膜晶体管时，复位信号端RESET的复位信号需要为高电平信号。

以上仅是举例说明复位模块30的具体结构，在具体实施时，复位模块30的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

在具体实施时，为了消除信号输出端G[N]的噪声，在本发明实施例提供的上述移位寄存器中，如图2c所示，还可以包括：

连接于第一控制信号端VDD1、第一节点P1、参考信号端VSS、以及信号输出端G[N]之间的第一下拉控制模块50，用于在第一节点P1的控制下，将参考信号端VSS的参考信号提供至第二节点P2(图2c中未示出)，在第二节点P2为第一控制信号端VDD1输入的第一控制信号时，将参考信号端VSS的参考信号分别提供至第一节点P1和信号输出端G[N]；

连接于第二控制信号端VDD2、第一节点P1、参考信号端VSS、以及信号输出端G[N]之间的第二下拉控制模块60，用于在第一节点P1的控制下，将参考信号端VSS的参考信号提供至第四节点P4(图2c中未示出)，在第四节点P4为第二控制信号端VDD2输入的第二控制信号时，将参考信号端VSS的参考信号分别提供至第一节点P1和信号输出端G[N]；

第一控制信号端VDD1与第二控制信号端VDD2交替输入控制信号。

具体地，在本发明实施例提供的上述移位寄存器中，如图2d所示，第一下拉控制模块50，可以具体包括：第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8、第九薄膜晶体管M9、以及第十薄膜晶体管M10；其中，

第五薄膜晶体管M5的栅极和源极均与第一控制信号端VDD1相连，漏极与第三节点P3相连；

第六薄膜晶体管M6的栅极与第三节点P3相连，源极与第一控制信号端VDD1相连，漏极与第二节点P2相连；

第七薄膜晶体管M7的栅极与第一节点P1相连，源极与参考信号端VSS相连，漏极与第三节点P3相连；

第八薄膜晶体管M8的栅极与第一节点P1相连，源极与参考信号端VSS相连，漏极与第二节点P2相连；

第九薄膜晶体管M9的栅极与第二节点P2相连，源极与参考信号端VSS相连，漏极与第一节点P1相连；

第十薄膜晶体管M10的栅极与第二节点P2相连，源极与参考信号端VSS相连，漏极与信号输出端G[N]相连；

第二下拉控制模块60，可以具体包括：第十一薄膜晶体管M11、第十二薄膜晶体管M12、第十三薄膜晶体管M13、第十四薄膜晶体管M14、第十五薄膜晶体管M15、以及第十六薄膜晶体管M16；其中，

第十一薄膜晶体管M11的栅极与源极均与第二控制信号端VDD2相连，漏极与第五节点P5相连；

第十二薄膜晶体管M12的栅极与第五节点P5相连，源极与第二控制信号端VDD2相连，漏极与第四节点P4相连；

第十三薄膜晶体管M13的栅极与第一节点P1相连，源极与参考信号端VSS相连，漏极与第五节点P5相连；

第十四薄膜晶体管M14的栅极与第一节点P1相连，源极与参考信号端VSS相连，漏极与第四节点P4相连；

第十五薄膜晶体管M15的栅极与第四节点P4相连，源极与参考信号端VSS相连，漏极与第一节点P1相连；

第十六薄膜晶体管M16的栅极与第四节点P4相连，源极与参考信号端VSS相连，漏极与信号输出端G[N]相连。

具体地，第五薄膜晶体管M5在第一控制信号端VDD1输入的第一控制信号的控制下，将第一控制信号输出至第三节点P3；第六薄膜晶体管M6在第三节点P3的控制下，将第一控制信号端VDD1的第一控制信号输出至第二节点P2；第七薄膜晶体管M7在第一节点P1的控制下，将参考信号端VSS的参考信号输出至第三节点P3；第八薄膜晶体管M8在第一节点P1的控制下，将参考信号端VSS的参考信号输出至第二节点P2；第九薄膜晶体管M9在第二节点P2为第一控制信号端VDD1输入的第一控制信号时，将参考信号端VSS的参考信号输出至第一节点P1；第十薄膜晶体管M10在第二节点P2为第一控制信号端VDD1输入的第一控制信号时，将参考信号端VSS的参考信号输出至信号输出端G[N]；第十一薄膜晶体管M11在第二控制信号端VDD2输入的第二控制信号的控制下，将第二控制信号输出至第五节点P5；第十二薄膜晶体管M12在第五节点P5的控制下，将第二控制信号端VDD2的第二控制信号输出至第四节点P4；第十三薄膜晶体管M13在第一节点P1的控制下，将参考信号端VSS的参考信号输出至第五节点P5；第十四薄膜晶体管M14在第一节点P1的控制下，将参考信号端VSS的参考信号输出至第四节点P4；第十五薄膜晶体管M15在第四节点P4为第二控制信号端VDD2输入的第二控制信号时，将参考信号端VSS的参考信号输出至第一节点P1；第十六薄膜晶体管M16在第四节点P4为第二控制信号端VDD2输入的第二控制信号时，将参考信号端VSS的参考信号输出至信号输出端G[N]。

具体地，第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8、第九薄膜晶体管M9、、第十薄膜晶体管M10、第十一薄膜晶体管M11、第十二薄膜晶体管M12、第十三薄膜晶体管M13、第十四薄膜晶体管M14、第十五薄膜晶体管M15、以及第十六薄膜晶体管M16均可以为P型薄膜晶体管，也均可以为N型薄膜晶体管，如图2d所示，在此不做限定。

具体地，在本发明实施例提供的上述移位寄存器中，第一控制信号端VDD1和第二控制信号端VDD2交替输入控制信号，控制第一下拉控制模块50和第二下拉控制模块60交替工作。当然，第一控制信号端VDD1和第二控制信号端VDD2交替输入的控制信号的时长可以是帧扫描(Frame)的时长的整数倍，还可以和时钟信号端CLK输入的时钟信号的周期相同或者是其整数倍，在此不做限定。

此外，第一下拉控制模块50与第二下拉控制模块60均用于消除第一节点P1和信号输出端G[N]的噪音干扰，两个下拉控制模块交替工作，总是能够保证其中一个下拉控制模块处于工作状态，维持第一节点P1和信号输出端G[N]的电位的稳定；同时，两个下拉控制模块交替工作，有利于提高移位寄存器的工作寿命，进而提高移位寄存器的稳定性。

以上仅是举例说明第一下拉控制模块50和第二下拉控制模块60的具体结构，在具体实施时，第一下拉控制模块50和第二下拉控制模块60的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

下面结合图2d所示的移位寄存器和图3所示的输入输出时序图，对本发明实施例提供的上述移位寄存器的工作过程作以描述。

如图3所示，为本实施例中移位寄存器的输入输出时序图，选取T1-T4四个阶段；在下面的描述中，以1表示高电平，0表示低电平信号。

在T1阶段，INPUT＝1，CLK＝0，VDD1＝1，VDD2＝0，RESET＝0。因INPUT＝1，第二薄膜晶体管M2打开，将信号输入端INPUT输入的有效脉冲信号输出至第一节点P1，为第一节点P1充电，将第一节点P1的电位拉高至高电平；同时，第一薄膜晶体管M1打开，将参考信号端VSS的参考信号输出至信号输出端G[N]，使信号输出端G[N]输出低电平，实现在该时间段对信号输出端G[N]的降噪处理；此外，在第一节点P1的电位为高电平时，第七薄膜晶体管M7、第八薄膜晶体管M8、第十三薄膜晶体管M13、以及第十四薄膜晶体管M14打开，分别将参考信号端VSS的参考信号输出至第二节点P2、第三节点P3、第四节点P4、以及第五节点P5，使这四个节点的电位均保持低电平。

在T2阶段，INPUT＝0，CLK＝1，VDD1＝1，VDD2＝0，RESET＝0。因CLK＝1，第一节点P1的电位为高电平，第三薄膜晶体管M3打开，将时钟信号端CLK的时钟信号输出至信号输出端G[N]，使信号输出端G[N]输出高电平信号，并通过与该移位寄存器对应的第N行栅线，开启液晶面板的显示区域内位于第N行栅线上的所有薄膜晶体管，数据线开始写入信号；同时，因电容C的自举作用，将第一节点P1的电位进一步拉高；因此T2阶段为该移位寄存器的打开阶段。

在T3阶段，INPUT＝0，CLK＝0，VDD1＝1，VDD2＝0，RESET＝0。因CLK＝0，且第一节点P1的电位为高电平，第三薄膜晶体管M3保持开启，将时钟信号端CLK的时钟信号输出至信号输出端G[N]，使信号输出端G[N]输出低电平信号；同时，由于电容C的自举作用，将第一节点P1的电位拉低至正常高电平。

在T4阶段，INPUT＝0，CLK＝0，VDD1＝1，VDD2＝0，RESET＝1。因RESET＝1，第四薄膜晶体管M4打开，将参考信号端VSS的参考信号输出至第一节点P1，将第一节点P1的电位拉低至低电平；同时，因VDD1＝1，第五薄膜晶体管M5打开，将第一控制信号端VDD1的第一控制信号输出至第三节点P3；因第三节点P3的电位为高电平，将第六薄膜晶体管M6打开，将第一控制信号端VDD1的第一控制信号输出至第二节点P2；此时，在第二节点P2为第一控制信号端VDD1的第一控制信号时，第九薄膜晶体管M9和第十薄膜晶体管M10打开，将参考信号端VSS的参考信号分别输出至第一节点P1和信号输出端G[N]，实现对第一节点P1和信号输出端G[N]的降噪处理；另外，因VDD2＝0，第十一薄膜晶体管M11和第十二薄膜晶体管M12处于截止状态，使得第四节点P4和第五节点P5的电位均为低电平，进而使得第十五薄膜晶体管M15和第十六薄膜晶体管M16处于截止状态。

此后，直至下一次的T1阶段的出现，即INPUT＝1，CLK＝0，VDD1＝1，VDD2＝0，RESET＝0，利用第一薄膜晶体管M1将参考信号端VSS的参考信号输出至信号输出端G[N]，实现对信号输出端G[N]的降噪处理，提高信号输出端G[N]输出的栅极扫描信号的稳定性。

以上举例说明只是以图2d所示的移位寄存器来进行说明的，本发明实施例提供的移位寄存器可以通过在任何现有技术的移位寄存器中增加降噪模块40实现，在此不做限定。

具体地，为了证明本发明实施例提供的上述移位寄存器的信号输出端G[N]输出的栅极扫描信号的稳定性，将本发明实施例提供的上述移位寄存器与现有技术中的移位寄存器的信号输出端进行输出信号模拟，结果如图4a和4b所示；其中，图4a为在室温下的模拟结果，插图表示时间在75微秒至105微秒之间的模拟结果的放大图，图4b为正常工作10000小时后室温下的模拟结果，插图表示时间在60微秒至85微秒之间的模拟结果的放大图，且图4a和4b中的横坐标time(s)均表示移位寄存器的信号输出端输出信号的时间，纵坐标voltage(V)均表示移位寄存器的信号输出端输出的信号大小；通过对比模拟结果，在像素电压的保持阶段，本发明实施例提供的上述移位寄存器的信号输出端输出的信号噪声，要明显低于现有技术中的移位寄存器的信号输出端输出的信号噪声，且在正常工作10000小时后，本发明实施例提供的上述移位寄存器的信号输出端输出的信号噪声仍然较小，且信号相对稳定；因此，降噪模块40的设置，有效地降低了移位寄存器在像素电压的保持阶段的噪声，同时提高了移位寄存器的信号输出端G[N]输出的栅极扫描信号的稳定性。

基于同一发明构思，本发明实施例还提供了一种栅极集成驱动电路，可以包括级联的多个本发明实施例提供的上述移位寄存器；其中，

第N级移位寄存器的信号输出端向第N+1级移位寄存器的复位信号端输入复位信号，或向第N+2级移位寄存器的复位信号端输入复位信号，并向第N-1级移位寄存器的信号输入端输入有效脉冲信号，且N为大于1的整数。

具体地，为了方便说明各级移位寄存器中的降噪模块40在各级移位寄存器之间的作用及连接关系，在本发明实施例提供的上述栅极集成驱动电路中，如图5所示，第一时钟信号端CLK1和第二时钟信号端CLK2分别为各级移位寄存器提供时钟信号，第一控制信号端VDD1和第二控制信号端VDD2为各级移位寄存器提供控制信号，参考信号端VSS为各级移位寄存器提供参考信号；并且，图5中仅示出了五个移位寄存器，分别为第N-2级移位寄存器、第N-1级移位寄存器、第N级移位寄存器、第N+1级移位寄存器、第N+2级移位寄存器；其中，第N级移位寄存器的信号输出端G[N]不仅向第N+2级移位寄存器的复位信号端RESET输入复位信号，还向第N-1级移位寄存器的信号输入端INPUT输入有效脉冲信号；同时利用该有效脉冲信号，控制第N-1级移位寄存器中的降噪模块40，维持第N-1级移位寄存器的信号输出端G[N-1]的电位在像素电压的保持阶段为低电平，消除噪声对第N-1级移位寄存器的信号输出端G[N-1]的干扰。

此外，图6给出了各级移位寄存器的信号输出端与降噪模块等效电容的连接关系示意图，其中，每级移位寄存器的信号输出端的噪声，均可以通过该级移位寄存器中降噪模块的等效电容耦合释放到参考信号端VSS，使该级移位寄存器的信号输出端的电位稳定地维持在低电平；另外，当第N级移位寄存器中的降噪模块失去降噪功能时，噪声可以通过电容耦合至与第N级移位寄存器相连的第N-1级移位寄存器或第N+1级移位寄存器中，通过第N-1级移位寄存器或第N+1级移位寄存器中的降噪模块将噪声耦合释放到参考信号端VSS，消除噪声，从而实现各级移位寄存器的信号输出端的噪声相互抵消(sharing)，进而提高整个栅极集成驱动电路输出栅极扫描信号的稳定性。

具体地，本发明实施例提供的上述栅极集成驱动电路中的每个移位寄存器的具体结构与本发明实施例提供的上述移位寄存器在功能和结构上均相同，重复之处不再赘述。

基于同一发明构思，本发明实施例还提供了一种显示装置，可以包括本发明实施例提供的上述栅极集成驱动电路，其具体实施可参见本发明实施例提供的上述栅极集成驱动电路描述，相同之处不再赘述。

在具体实施时，本发明实施例还提供了一种移位寄存器的驱动方法，结合图2c所示的移位寄存器和图3所示的输入输出时序图，可以包括：

在第一时间段，输入模块10在信号输入端INPUT输入的有效脉冲信号的控制下，将信号输入端INPUT的有效脉冲信号提供至第一节点P1；降噪模块40在信号输入端INPUT输入的有效脉冲信号的控制下，将参考信号端VSS的参考信号提供至信号输出端G[N]；

在第二时间段，输出控制模块20在第一节点P1的控制下，将时钟信号端CLK的时钟信号提供至信号输出端G[N]；

在第四时间段，复位模块30在复位信号端RESET的复位信号的控制下，将参考信号端VSS的参考信号提供至第一节点P1。

具体地，在本发明实施例提供的上述移位寄存器的驱动方法中，结合图2c和图2d所示的移位寄存器和图3所示的输入输出时序图，还可以包括：

在第一时间段、第二时间段、以及第三时间段，第一下拉控制模块50在第一节点P1为信号输入端INPUT输入的有效脉冲信号时，将参考信号端VSS的参考信号提供至第二节点P2；

在第四时间段，第一下拉控制模块50在第二节点P2为第一控制信号端VDD1输入的第一控制信号时，将参考信号端VSS的参考信号分别提供至第一节点P1和信号输出端G[N]。

本发明实施例提供了一种移位寄存器、其驱动方法、栅极集成驱动电路及显示装置，该移位寄存器包括输入模块，用于在信号输入端输入的有效脉冲信号的控制下，将有效脉冲信号提供至第一节点；输出控制模块，用于在第一节点的控制下，将时钟信号端的时钟信号提供至信号输出端；复位模块，用于在复位信号端的复位信号的控制下，将参考信号端的参考信号提供至第一节点；还包括连接于信号输入端、参考信号端、以及信号输出端之间的降噪模块，用于在信号输入端输入的有效脉冲信号的控制下，将参考信号端的参考信号提供至信号输出端；因此，通过在现有的移位寄存器中增设降噪模块，在信号输入端输入的有效脉冲信号的控制下，利用参考信号端的参考信号，降低对信号输出端的噪声干扰；同时，在由级联的多个本发明实施例提供的上述移位寄存器组成的栅极集成驱动电路中，利用各级移位寄存器中的降噪模块与各级移位寄存器的信号输出端之间的连接关系，当一个移位寄存器的信号输出端输出异常时，可以将噪声耦合至与该级移位寄存器相邻的移位寄存器中的降噪模块，通过该降噪模块将噪声耦合释放到参考信号端，消除噪声，使各级移位寄存器的信号输出端的噪声相互抵消，在提高移位寄存器去除噪音的能力的同时，提高栅极集成驱动电路输出的栅极扫描信号的稳定性。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。