移位寄存器电路及其驱动方法、栅极驱动电路、显示面板与流程

本公开涉及显示技术领域，尤其涉及一种移位寄存器电路及其驱动方法、栅极驱动电路、显示面板。

背景技术：

随着光学技术与半导体技术的发展，以液晶显示器(Liquid Crystal Display，LCD)和有机发光二极管显示器(Organic Light Emitting Diode，OLED)为代表的平板显示器具有形体轻薄、能耗低、反应速度快、色纯度佳、以及对比度高等特点，被广泛地应用于各类电子显示产品中。

目前，显示面板主要是通过像素矩阵来实现其显示功能的。在显示面板的工作过程中，通过栅极驱动电路将输入的信号经过移位寄存器电路等模块转换成控制像素开启/关断的扫描信号，再将该扫描信号依次施加到显示面板的各行像素的扫描栅线上，以实现对各行像素的选通。现有的移位寄存器电路中晶体管和电容的数量较多。随着平板显示技术的发展，窄边框产品逐渐成为用户青睐的对象，而现有技术中移位寄存器电路的晶体管数量会占据较大的布局面积，不利于增加有效显示面积以及窄边框设计。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现要素：

本公开的目的在于提供一种移位寄存器电路及其驱动方法、栅极驱动电路、显示面板，进而至少在一定程度上克服由于相关技术的限制和缺陷而导致的一个或者多个问题。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

根据本公开的第一方面，提供一种移位寄存器电路，包括：

第一开关单元，用于响应第一时钟信号而导通，以将输入信号传输至第一节点；

第二开关单元，用于响应所述第一节点的电压信号而导通，以将第一电压信号传输至信号输出端；

第三开关单元，用于响应所述第一节点的电压信号而导通，以将第二时钟信号传输至第二节点；

第四开关单元，用于响应所述第一节点的电压信号而导通，以将第二电压信号传输至第三节点；

第五开关单元，用于响应所述第三节点的电压信号而导通，以将所述第二电压信号传输至所述信号输出端；

第六开关单元，用于响应所述第三节点的电压信号而导通，以将所述第二电压信号传输至第四节点；所述第四节点与所述第一节点的逻辑电位相同；

第一电容，连接于所述第二时钟信号与所述第三节点之间；

第二电容，连接于所述第一节点与所述第二节点之间。

在本公开的一种示例性实施例中，所述第一至第六开关单元分别对应为第一至第六晶体管；其中，

所述第一晶体管的控制端接收所述第一时钟信号，第一端接收所述输入信号，第二端与所述第一节点连接；

所述第二晶体管的控制端与所述第一节点连接，第一端接收所述第一电压信号，第二端与所述信号输出端连接；

所述第三晶体管的控制端与所述第一节点连接，第一端接收所述第二时钟信号，第二端与所述第二节点连接；

所述第四晶体管的控制端与所述第一节点连接，第一端接收所述第二电压信号，第二端与所述第三节点连接；

所述第五晶体管的控制端与所述第三节点连接，第一端接收所述第二电压信号，第二端与所述信号输出端连接；

所述第六晶体管的控制端与所述第三节点连接，第一端接收所述第二电压信号，第二端与所述第四节点连接。

在本公开的一种示例性实施例中，所述第四节点与所述第一节点为同一节点。

在本公开的一种示例性实施例中，所述移位寄存器电路还包括：

第七开关单元，用于响应所述第二时钟信号而导通，以将所述第一节点和所述第四节点连通。

在本公开的一种示例性实施例中，所述第七开关单元为第七晶体管；其中，

所述第七晶体管的控制端接收所述第二时钟信号，第一端与所述第四节点连接，第二端与所述第一节点连接。

在本公开的一种示例性实施例中，各个所述晶体管均为P型薄膜晶体管。在本公开的一种示例性实施例中，所述第一电压信号为一低电平信号，所述第二电压信号为一高电平信号。

在本公开的一种示例性实施例中，各个所述晶体管均为N型薄膜晶体管。

在本公开的一种示例性实施例中，所述第一电压信号为一高电平信号，所述第二电压信号为一低电平信号。

根据本公开的第二方面，提供一种栅极驱动电路，包括多个级联的上述任一种移位寄存器电路；

其中，第m级移位寄存器电路中的输入信号为第m-1级移位寄存器电路中的输出信号，第m级移位寄存器电路中的输出信号为第m+1级移位寄存器电路中的输入信号，1<m<N。

根据本公开的第三方面，提供一种显示面板，包括上述的栅极驱动电路。

根据本公开的第三方面，提供一种移位寄存器电路的驱动方法，用于驱动上述第一方面的移位寄存器电路；所述驱动方法包括：

通过所述第一时钟信号控制所述第一开关单元导通，通过所述第一时钟信号和所述输入信号控制所述第二至第四开关单元截止，通过所述第二时钟信号和所述第一电容控制所述第五和第六开关单元截止；所述第一开关单元将所述输入信号传输至所述第一节点，所述信号输出端的电压信号保持不变；

通过所述第一时钟信号控制所述第一开关单元截止，通过所述第二时钟信号和所述第一电容控制所述第五和第六开关单元导通，通过所述第二时钟信号、所述第一电容、以及所述第二电压信号控制所述第二至第四开关单元截止；所述第五开关单元将第二电压信号传输至所述信号输出端，所述第六开关单元将所述第二电压信号传输至所述第四节点并存储于所述第二电容；其中，所述第四节点与所述第一节点的逻辑电位相同；

通过所述第一时钟信号控制所述第一开关单元导通，通过所述第一时钟信号和所述输入信号控制所述第二至第四开关单元导通，通过所述第一时钟信号、所述输入信号、以及所述第二电压信号控制所述第五和第六开关单元截止；所述第一开关单元将输入信号传输至第一节点并存储于所述第二电容，所述第二开关单元将所述第一电压信号传输至信号输出端；

通过所述第一时钟信号控制所述第一开关单元截止，通过所述第二电容控制所述第二至第四开关单元导通，通过所述第二电容和所述第二电压信号控制所述第五和第六开关单元截止；所述第三开关单元将所述第二时钟信号传输至第二节点并通过所述第二电容控制所述第一节点的电压；所述第二开关单元将所述第一电压信号传输至信号输出端。

在本公开的一种示例性实施例中，通过调整所述输入信号的脉宽来调整所述信号输出端的输出信号的脉宽。

本公开示例性实施方式所提供的移位寄存器电路及其驱动方法，包括第一至第六开关单元以及两个电容，电路结构相对简单，可减小线路布局的占用面积，有利于窄边框显示面板的设计。

本示例实施方式提供一种移位寄存器电路及其驱动方法、栅极驱动电路、以及显示面板；该移位寄存电路包括第一至第六开关单元以及两个电容，开关单元的数量较少，且电路结构相对简单，因此该移位寄存器电路以及由该移位寄存器电路组成的栅极驱动电路不仅可以有效的减小线路布局的占用面积，从而有利于窄边框显示面板的设计，同时还能够简化制备工艺，从而降低成本。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示意性示出本公开示例性实施例中的移位寄存器电路的示意图一；

图2示意性示出本公开示例性实施例中的移位寄存器电路的示意图二；

图3示意性示出图2所示的移位寄存器电路的驱动时序及信号波形图；

图4A-4F示意性示出图2所示的移位寄存器电路在各个时段的等效电路图；

图5示意性示出本公开示例性实施例中的栅极驱动电路的示意图。

附图标记：

M1至M7：第一至第七晶体管

C1：第一电容

C2：第二电容

N1：第一节点

N2：第二节点

N3：第三节点

N4：第四节点

CK：第一时钟信号

CKB：第二时钟信号

VGL：第一电压信号

VGH：第二电压信号

Input：输入信号

Output：信号输出端

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

本示例实施方式中提出了一种移位寄存器电路，如图1所示，该移位寄存器电路可以包括：第一开关单元、第二开关单元、第三开关单元、第四开关单元、第五开关单元、第六开关单元、以及第一电容C1和第二电容C2。

第一开关单元可以用于响应第一时钟信号CK而导通，以将输入信号input传输至第一节点N1；

第二开关单元可以用于响应第一节点N1的电压信号而导通，以将第一电压信号VGL传输至信号输出端output；

第三开关单元可以用于响应第一节点N1的电压信号而导通，以将第二时钟信号CKB传输至第二节点N2；

第四开关单元可以用于响应第一节点N1的电压信号而导通，以将第二电压信号VGH传输至第三节点N3；

第五开关单元可以用于响应第三节点N3的电压信号而导通，以将第二电压信号VGH传输至信号输出端output；

第六开关单元可以用于响应第三节点N3的电压信号而导通，以将第二电压信号VGH传输至第四节点N4；第四节点N4与第一节点N1的逻辑电位相同；

第一电容C1连接于第二时钟信号CKB与第三节点N3之间；

第二电容C2连接于第一节点N1与第二节点N2之间。

需要说明的是：第四节点N4与第一节点N1的逻辑电位相同是指第四节点N4和第一节点N1均为高电平或者均为低电平，但二者的电压并不一定相同。

本示例实施方式所提供的移位寄存器电路，包括第一至第六开关单元以及两个电容，开关单元的数量较少，电路结构相对简单，因此该移位寄存器电路以及由该移位寄存器电路组成的栅极驱动电路不仅可以有效的减小线路布局的占用面积，从而有利于窄边框显示面板的设计，同时还能够简化制备工艺，从而降低成本。

考虑到电路结构的简化，如图1所示，在本示例实施方式中，第四节点N4和第一节点N1可以为同一节点；即，第四节点N4和第一节点N1之间没有任何元器件。

考虑到电压过大可能会对第六开关单元造成损伤，如图2所示，在本示例实施方式中，第四节点N4和第一节点N1也可以是不同节点；在此情况下，所述移位寄存器电路还可以包括第七开关单元，其可以用于响应第二时钟信号CKB而导通，以将第一节点N1和第四节点N4连通。这里通过设置第七开关单元，可以对第六开关单元起到保护作用。

在此基础上，第一至第七开关单元可以分别对应为第一至第七晶体管，每个晶体管均可以具有一控制端、第一端和第二端；具体的，各个晶体管的控制端可以为栅极、第一端可以为源极、第二端可以为漏极，或者，各个晶体管的控制端可以为栅极、第一端可以为漏极、第二端可以为源极，本示例实施方式对此不作具体限定。此外，本示例实施方式中的各个晶体管可以为增强型晶体管或者耗尽型晶体管。

下面结合图2对本示例实施方式中的各个晶体管的连接关系进行具体的说明。

第一晶体管M1的控制端接收第一时钟信号CK，第一端接收输入信号input，第二端与第一节点N1连接；

第二晶体管M2的控制端与第一节点N1连接，第一端接收第一电压信号VGL，第二端与信号输出端连接output；

第三晶体管M3的控制端与第一节点N1连接，第一端接收第二时钟信号CKB，第二端与第二节点N2连接；

第四晶体管M4的控制端与第一节点N1连接，第一端接收第二电压信号VGH，第二端与第三节点N3连接；

第五晶体管M5的控制端与第三节点N3连接，第一端接收第二电压信号VGH，第二端与信号输出端output连接；

第六晶体管M6的控制端与第三节点N3连接，第一端接收第二电压信号VGH，第二端与第四节点N4连接；

第七晶体管M7的控制端接收第二时钟信号CKB，第一端与第四节点N4连接，第二端与第一节点N1连接。

在本示例实施方式中，所有晶体管可以均为P型薄膜晶体管，此时第一电压信号为一低电平信号，第二电压信号为一高电平信号；或者，所有晶体管可以均为N型薄膜晶体管，此时第一电压信号为一高电平信号，第二电压信号为一低电平信号。

需要说明的是：针对不同类型的晶体管，各个信号端输入的电平信号及其时序状态会发生相应的变化。

下面以第一晶体管M1至第七晶体管M7均为P型晶体管为例，结合图2对本示例实施方式中的移位寄存器电路进行说明；其中，第一电压信号VGL为一低电平信号，第二电压信号VGH为一高电平信号。

第一晶体管M1的控制端接收第一时钟信号CK，第一晶体管M1的第一端接收输入信号input，第一晶体管M1的第二端与第一节点N1连接；在第一时钟信号CK为低电平时，第一晶体管M1导通，输入信号input通过第一晶体管M1传输至第一节点N1，该输入信号input在不同时段可以为一低电平信号或者为一高电平信号。

第二晶体管M2的控制端与第一节点N1连接，第二晶体管M2的第一端接收第一电压信号VGL，第二晶体管M2的第二端与信号输出端output连接；在第一节点N1为低电平信号时，第二晶体管M2导通，第一电压信号VGL通过第二晶体管M2传输至信号输出端output，以输出一低电平信号。

第三晶体管M3的控制端与第一节点N1连接，第三晶体管M3的第一端接收第二时钟信号CKB，第三晶体管M3的第二端与第二节点N2连接；在第一节点N1为低电平信号时，第三晶体管M3导通，第二时钟信号CKB通过第三晶体管M3传输至第二节点N2，即第二电容C2的第二端。

第四晶体管M4的控制端与第一节点N1连接，第四晶体管M4的第一端接收第二电压信号VGH，第四晶体管M4的第二端与第三节点N3连接；在第一节点N1为低电平信号时，第四晶体管M4导通，第二电压信号VGH通过第四晶体管M4传输至第三节点N3。

第五晶体管M5的控制端与第三节点N3连接，第五晶体管M5的第一端接收第二电压信号VGH，第五晶体管M5的第二端与信号输出端output连接；在第三节点N3为低电平信号时，第五晶体管M5导通，第二电压信号VGH通过第五晶体管M5传输至信号输出端output，以输出一高电平信号。

第六晶体管M6的控制端与第三节点N3连接，第六晶体管M6的第一端接收第二电压信号VGH，第六晶体管M6的第二端与第四节点N4连接；在第三节点N3为低电平信号时，第六晶体管M6导通，第二电压信号VGH通过第六晶体管M6传输至第四节点N4。

第七晶体管M7的控制端接收第二时钟信号CKB，第七晶体管M7的第一端与第四节点N4连接，第七晶体管M7的第二端与第一节点N1连接；在第二时钟信号CKB为低电平时，第七晶体管M7导通，第四节点N4的电压信号通过第七晶体管M7传输至第一节点N1，以使第四节点N4和第一节点N1连通。

第一电容C1的第一端连接第二时钟信号CKB，第一电容C1的第二端连接第三节点N3；第二时钟信号CKB可通过第一电容C1传输至第三节点N3。

第二电容C2的第一端连接第一节点N1，第二电容C2的第二端连接第二节点N2；第二电容C2可用于存储第一节点N1的电压。

下面结合图3中的驱动时序图对本示例实施方式中的移位寄存器电路的工作原理加以详细的说明。在本示例实施方式中，第一时钟信号CK的相位与第二时钟信号CKB的相位相差1/2个信号周期。该移位寄存器电路的工作过程可以包括以下阶段：

第一时段T1：参考图3和图4A所示，输入信号input为高电平，第一时钟信号CK为高电平，第一晶体管M1关闭；第二时钟信号CKB为低电平，并通过第一电容C1使第三节点N3也为低电平，第五晶体管M5、第六晶体管M6和第七晶体管M7导通；第二电压信号VGH通过第六晶体管M6传输至第四节点N4，并通过第七晶体管M7进一步传输至第一节点N1，则第一节点N1为高电平；在第一节点N1的作用下，第二晶体管M2、第三晶体管M3和第四晶体管M4关闭；第二电压信号VGH还通过第五晶体管M5传输至信号输出端output，此时信号输出端output输出高电平。

第二时段T2：参考图3和图4B所示，输入信号input为高电平，第一时钟信号CK为低电平，第一晶体管M1导通并将输入信号input传输至第一节点N1，则第一节点N1也为高电平；在第一节点N1的作用下，第二晶体管M2、第三晶体管M3和第四晶体管M4关闭；第二时钟信号CKB为高电平，并通过第一电容C1使第三节点N3也为高电平，第五晶体管M5、第六晶体管M6和第七晶体管M7关闭；此时，信号输出端output的电位因信号输出端output的负载电容而保持上一时段的电平。

第三时段T3：参考图3和图4C所示，输入信号input为低电平，第一时钟信号CK为高电平，第一晶体管M1关闭；第二时钟信号CKB为低电平，并通过第一电容C1使第三节点N3也为低电平，第五晶体管M5、第六晶体管M6和第七晶体管M7导通；第二电压信号VGH通过第六晶体管M6传输至第四节点N4，并通过第七晶体管M7进一步传输至第一节点N1，则第一节点N1为高电平；在第一节点N1的作用下，第二晶体管M2、第三晶体管M3和第四晶体管M4关闭；第二电压信号VGH还通过第五晶体管M5传输至信号输出端output，此时信号输出端output输出高电平。

第四时段T4：参考图3和图4D所示，输入信号input为低电平，第一时钟信号CK为低电平，第一晶体管M1导通并将输入信号input传输至第一节点N1，由于第二电容C2在上一时段存储有高电平信号，因此第一节点N1为偏低的电平；在第一节点N1的作用下，第二晶体管M2、第三晶体管M3和第四晶体管M4导通；第一电压信号VGL通过第二晶体管M2传输至信号输出端output，此时信号输出端output输出一偏低的电平；第二电压信号VGH通过第四晶体管M4传输至第三节点N3，以使第三节点N3也为高电平，第五晶体管M5和第六晶体管M6关闭；第二时钟信号CKB为高电平，第七晶体管M7关闭。

第五时段T5：参考图3和图4E所示，输入信号input为低电平，第一时钟信号CK为高电平，第一晶体管M1关闭；由于第二电容C2在上一时段存储有较低的电平信号，因此第一节点N1为较低的电平；在第一节点N1的作用下，第二晶体管M2、第三晶体管M3和第四晶体管M4导通；第二时钟信号CKB为低电平，先通过第三晶体管M3传输至第二节点N2，再通过第二电容C2将第一节点N1的电平进一步拉低，此时第二晶体管M2完全开启，第一电压信号VGL通过第二晶体管M2完全传输至信号输出端output，此时信号输出端output输出低电平；第二电压信号VGH通过第四晶体管M4传输至第三节点N3，第五晶体管M5和第六晶体管M6关闭；第二时钟信号CKB为低电平，第七晶体管M7导通使第四节点N4与第一节点N1连通。

第六时段T6：参考图3和图4F所示，输入信号input为低电平，第一时钟信号CK为低电平，第一晶体管M1导通并将输入信号input传输至第一节点N1，第一节点N1为偏低的电平；在第一节点N1的作用下，第二晶体管M2、第三晶体管M3和第四晶体管M4导通；第一电压信号VGL通过第二晶体管M2传输至信号输出端output，此时信号输出端output维持输出低电平；第二电压信号VGH通过第四晶体管M4传输至第三节点N3，第三节点N3为高电平，第五晶体管M5和第六晶体管M6关闭；第二时钟信号CKB为高电平，第七晶体管M7关闭。

基于以上描述可知，本示例实施方式中的移位寄存器电路在第一时段T1至第六时段T6完成了由输出高电平信号向输出低电平信号的转换，且输出信号的变化相对于输入信号的变化推迟两个时段；由此可知，通过控制输入信号input由高电平向低电平转换的时间，即可达到调节输出信号的高电平保持时间的目的。

在此基础上，结合图3所示的驱动时序图可知，在第一时段T1之前还可延长输入信号input的高电平时段例如Ta1时段至Ta3时段，在第六时段T6之后还可延长输入信号input的低电平时段例如Tb1时段至Tb3时段，这样一来，通过调节输入信号input的脉宽即可控制输出信号的脉宽，同时还具有移位功能。

本示例实施方式的移位寄存器电路采用单一沟道类型的晶体管(即全部采用P型薄膜晶体管)还具有以下优点：例如对噪声抑制力强；例如由于是低电平导通，而充电管理中低电平相对容易实现；例如N型薄膜晶体管易受到地面反跳(Ground Bounce)的影响，而P型薄膜晶体管仅会受到驱动电压线压降(IR Drop)的影响，且IR Drop的影响更易消除；例如，P型薄膜晶体管制程简单，相对价格较低；例如，P型薄膜晶体管的稳定性更好等等。因此，采用P型薄膜晶体管不但可以降低制备工艺的复杂程度和生产成本，而且有助于提升产品质量。当然，本领域技术人员容易得出根据本示例实施方式的移位寄存器电路全部采用N型晶体管的技术方案；例如，在第一晶体管T1至第九晶体管T9均为N型晶体管时，上述第一电压信号为高电平电压，上述第二电压信号为低电平电压；因此本发明所要保护的移位寄存器电路不限于本实施例提供的实现方式，其还可以包括根据该移位寄存器电路所做的简单变化，这里不再赘述。

本示例实施方式还提供一种栅极驱动电路，如图5所示，包括多个级联的上述的移位寄存器电路。

具体而言，该栅极驱动电路可以包括第一移位寄存器电路SR1、第二移位寄存器电路SR2、以及第三移位寄存器电路SR3等N个移位寄存器电路(其余更多移位寄存器电路未示出)；在本示例实施方式中，第m级移位寄存器电路中的输入信号为第m-1级移位寄存器电路中的输出信号，第m级移位寄存器电路中的输出信号为第m+1级移位寄存器电路中的输入信号，第一级移位寄存器电路的输入信号可以为一起始信号；其中，1<m<N。

示例的，参考图5所示，第一移位寄存器电路SR1的输入信号可以为一起始信号STV，第一移位寄存器电路SR1的输出信号可以为第二移位寄存器电路SR2的输入信号；第二移位寄存器电路SR2的输入信号可以为第一移位寄存器电路SR1的输出信号，第二移位寄存器电路SR2的输出信号可以为第三移位寄存器电路SR3的输入信号；第三移位寄存器电路SR3的输入信号可以为第二移位寄存器电路SR2的输出信号，第三移位寄存器电路SR3的输出信号可以为第四移位寄存器电路SR4的输入信号；以此类推……

相比于现有技术，本示例实施方式所提供的栅极驱动电路结构简单，有利于实现窄边框显示面板的设计。

本示例实施方式还提供一种显示面板，包括上述的栅极驱动电路。由于所包括的栅极驱动电路结构简单、占用版图面积较小，因此该显示面板的有效显示面积得以增加，这样有利于提升显示面板的分辨率，同时还可将显示面板的边框设计的更窄。

进一步的，本示例实施方式中的显示面板可以为液晶显示面板、OLED(Organic Light Emitting Diode，有机发光二极管)显示面板、PLED(Polymer Light-Emitting Diode，高分子发光二极管)显示面板、PDP(Plasma Display Panel，等离子显示)显示面板等多种平板显示面板，这里对于显示面板的适用不做具体限制。

需要说明的是：所述显示面板中各模块单元的具体细节已经在对应的移位寄存器电路中进行了详细的描述，因此这里不再赘述。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

此外，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、移动终端、或者网络设备等)执行根据本公开实施方式的方法。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。