数模转换器以及使用其的源极驱动器的制作方法

文档序号:11202196阅读:855来源:国知局
数模转换器以及使用其的源极驱动器的制造方法与工艺

本发明涉及数模转换器以及使用该数模转换器的源极驱动器。



背景技术:

如今,诸如移动电话、计算机和显示装置的大多数电子装置利用基于硅的互补金属氧化物半导体(cmos)电路来实现。cmos电路包括当阈值电压或更小的电压被施加到其栅电极时导通的p型mos(pmos)器件以及当阈值电压或更大的电压被施加到其时导通的n型mos(nmos)器件,并且配置pmos器件和nmos器件彼此互补地工作的电路。



技术实现要素:

通常,用于驱动显示器的栅极驱动器、定时控制器和源极驱动器被实现为基于硅的互补金属氧化物半导体(cmos)电路。cmos电路被配置为彼此互补地工作的n型mos(nmos)器件和p型mos(pmos)器件,并且应该至少具有器件不会被为了执行期望的功能而提供的驱动电压与地电压之间的电压差破坏的耐受电压。与具有小耐受电压的器件相比,具有大耐受电压的器件通过具有大沟道长度和宽度而在基板中具有大面积。作为示例,数字逻辑电路在1.2v或更小的电压下工作,并且具有几十纳米(nm)的沟道长度。另一方面,在3v的电压范围内工作的器件的沟道长度为约0.35μm,在8v的电压范围内工作的器件的沟道长度接近约1.2μm。

在源极驱动器芯片内作为伽马电压生成的灰度(gradation)电压具有几伏特或更大的信号幅度,并且具有与输入数字信号对应的小电平的精细灰度值。通常,在通常使用的8位源极驱动器中,存在总共256个灰度值,作为示例,当灰度电压的上限和下限分别为10v和2v时,相邻灰度值之间的平均差为约32mv。基本上相邻的灰度值之间的间隔由于其伽马曲线而不是线性的。

各个源极驱动器通道的输入单元中所使用的数模转换器(dac)被设计为适合于最大工作电压。例如,在这种情况下,dac利用能够耐受10v的器件来实现,如上所述,由于以高电压工作的器件的尺寸较大,存在源极驱动器芯片的面积增大的问题。

根据本发明的一个方面,提供了一种dac,该dac包括:电阻器串,其被配置为提供通过在一端接收顶电压并且在另一端接收底电压而形成的多个灰度电压;多个通道晶体管,其包括一端电连接至电阻器串并且输出所述多个灰度电压当中的任一个的通道晶体管;以及解码器,其被配置为控制所述多个通道晶体管,其中,所述多个通道晶体管根据灰度电压的值被包括在多个组当中的任一个组中,包括在任一个组中的通道晶体管根据输出灰度电压被分成第一组和第二组,包括在第一组中的通道晶体管和包括在第二组中的通道晶体管是不同类型的通道晶体管。

根据本发明的另一方面,提供了一种dac,该dac包括:电阻器串,其被配置为提供通过在一端接收顶电压并且在另一端接收底电压而形成的多个灰度电压;多个通道晶体管,其包括一端电连接至电阻器串并且输出所述多个灰度电压当中的任一个的通道晶体管;以及解码器,其被配置为控制所述多个通道晶体管,其中,所述多个通道晶体管根据灰度电压的值被包括在多个组中的任一个组中,并且包括在同一组中的通道晶体管具有相同的类型。

根据本发明的另一方面,提供了一种提供与输入数字信息对应的模拟信号的dac,该dac包括:电阻器串,其被配置为提供通过在一端接收顶电压并且在另一端接收底电压而形成的多个灰度电压;多个通道晶体管,其被配置为输出所述多个灰度电压当中的任一个,并且根据输出灰度电压被布置在多个组中;以及解码器,其被配置为控制所述多个通道晶体管,其中,所述解码器形成在针对各个组不同的上限电压和下限电压之间摆动并且控制所述多个通道晶体管的多个控制信号。

根据本发明的另一方面,提供了一种源极驱动器,该源极驱动器包括:dac,其包括接收数字信号的解码器、提供多个灰度电压的电阻器串以及输出与数字信号对应的灰度电压的多个通道晶体管;以及缓冲放大器,其被配置为通过将从dac输出的灰度电压放大来提供放大的灰度电压,其中,所述多个通道晶体管根据输出灰度电压被包括在多个组中的任一个组中,并且包括在组中的通道晶体管的数量没有被表示为2的幂。

根据本发明的另一方面,提供了一种源极驱动器,该源极驱动器包括:dac,其包括接收数字信号的解码器、提供多个灰度电压的电阻器串以及输出与数字信号对应的灰度电压的多个通道晶体管;以及缓冲放大器,其被配置为通过将从dac输出的灰度电压放大来提供放大的灰度电压,其中,所述多个通道晶体管根据输出灰度电压被包括在多个组当中的任一个组中,并且包括在各个组中的通道晶体管的数量被表示为2的幂。

附图说明

通过参照附图详细描述其示例性实施方式,对于本领域普通技术人员而言,本发明的以上和其它目的、特征和优点将变得更显而易见,附图中:

图1是示出显示系统的配置的示意图;

图2是示出根据本发明的实施方式的源极驱动器的示意性框图;

图3是示出形成有根据本发明的实施方式的源极驱动器的硅基板的横截面图的示意图;

图4是用于描述根据本发明的一个实施方式的数模转换器(dac)的示意图;

图5是示出根据本发明的另一实施方式的dac的示例性电路图;

图6是示出根据本发明的实施方式的提供解码器的栅极驱动信号的栅极驱动器电路的示意性框图;

图7是示出形成具有任一位的栅极驱动信号的栅极驱动器电路的示意性电路图;

图8是示出根据本发明的一个实施方式的接收数字输入信号并且输出不同灰度电压的dac的示意图;

图9是示出根据本发明的另一实施方式的接收8位数字输入信号并且在256个不同灰度电压当中输出与数字输入信号对应的灰度电压的dac的示意图;以及

图10是示出包括预充电电路的源极驱动器的示意图。

具体实施方式

由于与本发明有关的描述仅是为了在结构上或功能上说明实施方式,应该理解,本发明的范围不由说明书中所描述的实施方式限制。即,由于本发明的实施方式能够不同地改变并且可具有各种形式,所以应该理解,本发明的范围包括能够实现本发明的技术精神的等同物。

此外,说明书中所描述的术语的含义应该如下理解。

尽管本文中可使用术语第一、第二等以便将一个元件与另一元件相区分,本发明的范围不应被解释为由这些术语限制。例如,第一元件可被称为第二元件,相似地,第二元件可被称为第一元件。

冠词“一个”、“一种”和“该”是单数的,因为它们具有单个指示物,然而在本文献中使用单数形式不排除超过一个指示物的存在。还应该理解,术语“包括”和/或“包含”当用在本文中时指明所述的特征、项、步骤、操作、元件、组件和/或其组的存在,但是不排除一个或更多个其它特征、项、步骤、操作、元件、组件和/或其组的存在或添加。

本文中用于描述本发明的实施方式的术语“和/或”可用于表示对应列表中的每一个元件和所有元件。作为示例,应该理解,术语“a和/或b”表示a和b中的每一个以及a和b全部。

为了描述本发明的实施方式,在附图中可能为了说明方便而故意夸大其尺寸、高度、厚度等,这些更改可不根据比例进行。另外,附图中所示的一个元件可通过被故意缩小来表示,另一元件可通过被故意放大来表示。

除非另外限定,否则本文中所使用的所有术语具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。还应该理解,诸如常用字典中所定义的那些术语应该被解释为具有与其在相关技术的上下文以及本说明书中的含义一致的含义,而不应从理想化或过于形式的意义上解释,除非本文中明确地如此定义。

在描述本发明的实施方式时,当确定需要区分执行相同或相似功能的多个元件时,添加诸如a、b和c或者1、2和3的符号,但是当没有必要区分所述多个元件或者期望描述所有元件时,可通过去除标号来描述所述元件。

以下,将参照附图描述本发明的实施方式。图1是示出显示系统的配置的示意图。参照图1,根据本发明的实施方式的显示系统可包括显示面板、栅极驱动器以及源极驱动器10a、10b、…和10n,并且还可包括定时控制器,该定时控制器改变从外部施加的画面源的特性或者根据显示系统的分辨率和特性来控制驱动时间。定时控制器和源极驱动器10a、10b、…和10n可根据显示面板的特性被实现为单独的芯片,或者被实现为一个芯片(如图中所示)。

图2是示出根据本发明的实施方式的源极驱动器10的示意性框图。参照图2,源极驱动器10可包括移位电阻器、数据锁存器、采样/保持(s/h)电阻器、栅极驱动器电路100、数模转换器(dac)200和放大器300。作为示例,放大器300可以是具有单位增益的缓冲器。

移位电阻器可将输入起始脉冲sp依次移位并输出。数据锁存器可锁存并提供图像数据,s/h电阻器可根据起始脉冲sp对锁存的图像数据进行采样并且保持所采样的数据以将所采样的数据提供给栅极驱动器电路100。

栅极驱动器电路100可接收数字位并且提供在彼此不同的上限电压与下限电压之间摆动的输出信号。作为示例,dac200可接收伽马电压并且将从栅极驱动器电路100提供的输出信号转换为模拟信号以将该模拟信号提供给放大器300,放大器300可放大模拟信号并且将所放大的模拟信号提供给显示面板,从而显示与输入数据对应的图像。作为另一示例,dac200可接收将上裕度电压与伽马电压的上限值相加的电压作为上限电压,并且接收从伽马电压的下限值减去下裕度电压的电压作为下限电压。

图3是示出形成有根据本发明的实施方式的源极驱动器的硅基板的横截面图的示意图。源极驱动器10可形成在半导体基板sub中。根据图3所示的示例,半导体基板sub可由p型掺杂剂掺杂。半导体基板可根据位于对应区域中的电路被驱动的电压范围和/或其输入信号和输出信号的电压范围被分成诸如低电压区域、高电压区域和中等电压区域的多个区域。作为示例,以相对低的电压工作的电路(例如,数字电路等)可形成在低电压区域。向电路供电的电源单元(参照图1中的电源)以及用于栅极驱动器电路的电平移位器可形成在高电压区域中,在介于低电压区域和高电压区域之间的中等电压区域中工作的电路可被布置在中等电压区域中。作为示例,接收图像数据(是从布置在低电压区域中的数字电路提供的数字信号)并且使信号的电平移位为能够驱动dac的足够电压的栅极驱动器电路(参照图2中的100)、由栅极驱动器电路驱动并且形成与图像数据对应的灰度电压的dac(参照图2中的200)以及放大器300可被布置在中等电压区域中。

低电压区域和中等电压区域可被形成为具有三阱结构。三阱结构可包括形成在p型基板中的深n阱(dnw)、dnw中布置p型金属氧化物半导体(pmos)晶体管的n阱(nw)以及布置n型mos(nmos)晶体管的p阱(pw)。根据三阱的实施方式(未示出),三阱结构可具有pw形成在dnw中并且布置有pmos晶体管的nw形成在pw中的结构。

比提供给高电压区域和中等电压区域的驱动电压小的驱动电压可被供应给布置在低电压区域中的电路。根据图3所示的实施方式,由一对低驱动电压vlva,h和vlva,l驱动的电路可被布置在低电压区域中。布置有由一对低驱动电压vlva,h和vlva,l驱动的电路的区域中的nw和pw可分别通过一对低驱动电压vlva,h和vlva,l来偏置。作为示例,一对低驱动电压vlva,h和vlva,l可分别为1.2v和0v。作为另一示例,一对低驱动电压vlva,h和vlva,l可分别为1.8v和0v。根据另一实施方式(未示出),布置有由多对低驱动电压驱动的电路的多个区域可位于低电压区域中。

高电压n阱(hnw)和高电压p阱(hpw)可被布置在高电压区域中。与布置在低电压区域中的器件相比通过具有较大沟道长度和宽度而被形成为具有大面积的pmos器件和nmos器件可被布置在hnw和hpw中,以免在高电压下被破坏。可在包括在高电压区域中的hnw和hpw中分别提供高电压驱动电压vhv,h和vhv,l。作为示例,高电压驱动电压vhv,h和vhv,l可分别为10v和-10v。

中等电压区域可具有三阱结构,pmos器件和nmos器件可分别被布置在包括在三阱结构中的nw和pw中。根据图3的实施方式,中等电压区域可包括布置有被提供第一中等电压vmva,h和vmva,l的nw和pw的区域以及布置有被提供第二中等电压vmvb,h和vmvb,l的nw和pw的区域。

图4是用于描述根据本发明的实施方式的dac200的示意图。尽管图4和图5示出dac200接收8位数字输入d[0:7]并且在256个灰度电压v0、v1、...和v255当中输出与该数字输入对应的任一个灰度信号的配置,这仅是用于提供清楚说明的示例,并非旨在限制本发明的技术范围。

参照图4,根据本发明的实施方式的dac200可包括:电阻器串210,其接收通过一端提供的顶电压vt以及通过另一端提供的底电压vb并且提供多个灰度电压;多个通道晶体管220,其包括一端电连接至电阻器串并且输出所述多个灰度电压当中的任一个的通道晶体管;以及解码器230,其控制所述多个通道晶体管220,所述多个通道晶体管220可根据灰度电压的输出值被包括在多个组当中的任一组中。

在图4所示的实施方式中,示出了底电压vb被提供为v0(最小灰度电压)的示例,但是一个或更多个电阻器可存在于被提供有底电压vb的节点与被提供有最小灰度电压v0的节点之间,以使得底电压vb和最小灰度电压v0的值可不同。另外,示出了顶电压vt被提供为v255(最大灰度电压)的示例,但是顶电压vt和最大灰度电压v255的值可不同。

电阻器串210可包括互连的多个电阻器,顶电压vt可被提供给电阻器串210的一端,底电压vb可被提供给另一端。电阻器串210可提供通过将顶电压vt和底电压vb分为灰度电压v0、v1、...和v255而形成的电压。

在实施方式中,在通过互连的多个电阻器形成的灰度电压v0、v1、...和v255中相邻灰度电压的电压差可相同。例如,当顶电压vp为7.5v并且底电压vb为0.5v时,可在电阻器串210的一端和另一端之间形成7v电压差,并且可在相邻灰度电压之间形成约27.45mv的电压差。

作为另一实施方式,通过电阻器串210提供的灰度电压的电压差可不同。包括在显示面板中的像素的亮度与提供给像素的电压可根据显示面板的特性具有非线性关系。因此,为了控制像素的亮度和灰度电压,在高电压区域中灰度电压之间的间隔可小于27.45mv,在低电压区域中灰度电压之间的间隔可大于27.45mv。

灰度电压v0、v1、...和v255可分别被提供给通道晶体管220的一端,各个通道晶体管220可由从解码器230提供的控制信号来控制,并且输出或阻挡提供给其一端的灰度电压。通道晶体管220可通过根据灰度电压分组来设置,包括在同一组中的通道晶体管可被布置在同一阱中。示出了在图4所示的pw1中使用单个nmos晶体管的示例,但是这仅是示例,可利用串联、并联或者串并联连接的多个通道晶体管来输出一个灰度电压。

解码器230可接收数字信号d[0:7],使数字信号的电平移位并解码为能够驱动通道晶体管的足够电平,并且提供用于控制通道晶体管的信号。作为示例,解码器230可根据期望驱动的通道晶体管将在彼此不同的上限电压和下限电压之间摆动的信号当中的任一个信号提供给通道晶体管的栅电极,并且控制通道晶体管。

在图4所示的实施方式中,多个灰度电压可被分成多个组g1、g2和g3,包括在各个组中的多个灰度电压可被进一步分成高电压组和低电压组,包括在高电压组中的灰度电压可被输出至布置在nw中的pmos通道晶体管,包括在低电压组中的灰度电压可被输出至布置在pw中的nmos通道晶体管。

作为实施方式,从晶片面积的角度可能有利的是将在将灰度电压分成多个组之后未被划分到低电压组和高电压组中的剩余灰度电压布置在一个组中。在这种情况下,输出剩余灰度电压的通道晶体管可被布置在一个阱中。作为示例,如图4所示,当灰度电压vo至vm根据灰度电压的值被分成两个组g1和g2,并且各个组被分成高电压组和低电压组时,剩余灰度电压vm+1至v255可能不适合于划分成高电压组和低电压组,因为剩余灰度电压vm+1至v255的数量较小。在这种情况下,如所示,剩余灰度电压vm+1至v255可被配置为被提供给布置在nw3(是一个阱)中的pmos通道晶体管。

作为另一示例(未示出),灰度电压vm+1至v255可被分成两个组g1和g2,各个组被分成高电压组和低电压组,并且剩余灰度电压v0至vm可被提供给布置在pw1中的nmos通道晶体管。

在图4所示的实施方式中,具有灰度电压v0至vk的灰度电压组g1可被分成具有灰度电压v0至vj的低电压组以及具有灰度电压vj+1至vk的高电压组,包括在低电压组中的灰度电压可由布置在pw1中的nmos通道晶体管输出,包括在高电压组中的灰度电压可由布置在nw1中的pmos通道晶体管输出。具有灰度电压vk+1至vm的灰度电压组g2可被分成具有灰度电压vk+1至vl的低电压组以及具有灰度电压vl+1至vm的高电压组,包括在低电压组中的灰度电压可由布置在pw2中的nmos通道晶体管输出,包括在高电压组中的灰度电压可由布置在nw2中的pmos通道晶体管输出。包括在一个灰度电压组中的灰度电压当中的最大灰度电压可被提供作为nw的阱偏置电压,最小灰度电压可被提供作为pw的阱偏置电压。

当从晶片尺寸的角度将具有剩余灰度电压vm+1至v255的剩余灰度电压组g3分成低电压组和高电压组不可取时,剩余灰度电压vm+1至v255可被配置为被输出给布置在nw3中的pmos通道晶体管。另外,作为最大灰度电压的v255可被提供作为nw3的阱偏置电压。

布置有提供灰度电压v0至vj的通道晶体管的nw1以及布置有提供灰度电压vj+1至vk的通道晶体管的pw1可被包括在同一dnw1中。其不同深阱之间的间隔可大于nw与pw之间的间隔。因此,当在同一深阱中形成nw和pw时,对器件的工作可能没有影响,并且与在不同的深阱中形成nw和pw时相比晶片尺寸可进一步减小。nw1可通过阱偏置电压vnw1偏置,布置在nw1中的pmos晶体管的体电极可电连接至nw1,并且阱偏置电压vnw1可被提供给pmos晶体管的体电极。pw1可通过阱偏置电压vpw1偏置,布置在pw1中的nmos晶体管的体电极可电连接至pw1,并且阱偏置电压vpw1可被提供给nmos晶体管的体电极。

阱偏置电压vpw2可被提供给布置有提供灰度电压vk+1至vl的通道晶体管的pw2,并且可被提供给布置在pw2中的nmos晶体管的体电极。阱偏置电压vnw2可被提供给布置有提供灰度电压vl+1至vm的通道晶体管的nw2,并且可被提供给布置在nw2中的pmos晶体管的体电极。阱偏置电压vnw3可被提供给布置有提供灰度电压vm+1至v255的通道晶体管的nw3,并且可被提供给布置在nw3中的pmos晶体管的体电极。

提供灰度电压vm+1至v255的通道晶体管可以是pmos通道晶体管并且被布置在nw3中,阱偏置电压vnw3可被提供给nw3,并且可被提供给布置在nw3中的pmos晶体管的体电极。nw3可形成在dnw3中。根据另一实施方式(未示出),可利用nmos通道晶体管来提供灰度电压vm+1至v255,但是可能存在这样的问题:必须利用具有大耐受电压的大尺寸的器件来形成附加电路以形成高电压,因为至少比最大灰度电压大阈值电压的电压应该被提供给栅电极以便控制通道晶体管。

在上述实施方式中,提供灰度电压v0至vm的通道晶体管可被分成不同的组,各个组可被布置在深阱中,提供剩余灰度电压vm+1至v255的通道晶体管可被布置在一个深阱中,但是在实施方式(未示出)中,提供灰度电压vj+1至v255的通道晶体管可被分组并且布置在不同的深阱中,但是提供灰度电压v0至vj的通道晶体管可利用nmos通道晶体管来形成,可被布置在同一深阱中,并且可被布置在形成在深阱中的pw中。当利用nmos通道晶体管来形成提供灰度电压v0至vj的通道晶体管时,可能合适的是提供至少比最大灰度电压大阈值电压的电压以使通道晶体管导通,并且可能存在这样的问题:当利用pmos通道晶体管形成通道晶体管时,需要用于形成小于底电压vb的电压的附加电路。

在实施方式中,形成在同一深阱中的pw和nw可分别通过布置在同一深阱中的通道晶体管所提供的最大灰度电压和最小灰度电压来偏置。作为示例,提供给pw1的阱偏置电压vpw1可为v0(是布置在dnw1中的通道晶体管所提供的灰度电压当中的最小灰度电压),提供给nw1的阱偏置电压vnw1可为vk(是布置在dnw1中的通道晶体管所提供的灰度电压当中的最大灰度电压)。提供给形成在dnw2中的pw2和nw2的阱偏置电压vpw2和vnw2可分别为vk+1和vm,提供给形成在dnw3中的nw3的阱偏置电压vnw3可为v255。在实施方式中,dnw1、dnw2和dnw3可通过提供给形成在各个深阱中的nw的阱偏置电压来偏置。

在一个实施方式中,阱偏置电压可由用于提供阱偏置电压的单独电源来提供。在另一实施方式中,阱偏置电压可由缓冲放大器通过对来自电阻器串的灰度电压进行缓冲来提供。

将描述dac的工作。作为示例,假设v0为0.5v,vj为1.5v,vj+1为1.527v,vk为3v,vk+1为3.027v,vl为4.5v,vl+1为4.527v,vm为6v,vm+1为6.027v,v255为7.5v。vpw1可为0.5v(v0),vnw1可为3v(vk),vpw2可为3.027v(vk+1),vnw2可为6v(vm),vnw3可为7.5v(v255)。另外,示出了布置在dnw1、dnw2和dnw3中的所有通道晶体管利用电极之间的电压差为3v耐受电压的器件来实现的示例,但是假设nmos通道晶体管的阈值电压为0.3v,pmos晶体管的阈值电压为-0.3v。

包括在同一灰度组中的灰度电压的最大灰度电压和最小灰度电压可分别作为nw和pw的阱偏置电压来提供,并且可通过提供在灰度电压的最大灰度电压和最小灰度电压之间摆动的控制信号来控制布置在深阱中的通道晶体管。

作为示例,布置在pw1中的nmos通道晶体管和布置在nw1中的pmos通道晶体管可通过布置在包括pw1的dnw1中的通道晶体管所提供的在0.5v(是最小灰度电压v0的值)和3v(是最大灰度电压vk的值)之间摆动的控制信号c1来控制。当3v被提供给提供灰度电压vj的nmos通道晶体管的栅电极时,栅源电压可形成为3v-1.5v=1.5v,由于栅源电压大于阈值电压,所以nmos通道晶体管可导通。大于0.3v(阈值电压)的1.2v可为过驱动电压,nmos通道晶体管的漏电极与源电极之间的导通电阻特性可通过nmos通道晶体管被过驱动而改进。另一方面,当0.5v被提供给同一nmos通道晶体管的栅电极时,栅源电压可为0.5v-1.5v=-1.0v,由于栅源电压小于阈值电压,所以nmos通道晶体管可截止。

当3v被提供给提供灰度电压vj+1的pmos通道晶体管的栅电极时,栅源电压可为3v-1.527v=1.473v,由于栅源电压大于-0.3v(阈值电压),所以pmos通道晶体管可截止。当0.5v被提供给同一pmos通道晶体管的栅电极时,栅源电压可为0.5v-1.527v=-1.027v,由于栅源电压小于-0.3v(阈值电压),所以pmos通道晶体管可导通。栅源电压与阈值电压之差-0.727v可为对pmos晶体管过驱动的过驱动电压,器件的特性可通过减小pmos晶体管的漏电极与源电极之间的导通电阻而改进。

布置在dnw2中的通道晶体管所提供的灰度电压当中的6v(最大灰度电压vm)和3.027v(最小灰度电压vk+1)可分别被提供给形成在dnw2中的nw2和pw2,作为阱偏置电压。解码器可将在3.027v和6v之间摆动的控制信号c2提供给布置在dnw2中的通道晶体管以控制通道晶体管。当3.027v控制信号被提供给提供灰度电压vk+1的nmos晶体管的栅电极时,栅源电压可为3.027v-3.027v=0,由于栅源电压小于阈值电压,所以nmos晶体管可截止。然而,当6v控制信号被提供给nmos晶体管的栅电极时,栅源电压可为6v-3.027v=2.973v,由于栅源电压大于阈值电压,所以nmos晶体管可导通。如上所述,大于阈值电压的电压可为对nmos晶体管过驱动的过驱动电压,通道晶体管的导通特性可改进。

当3.027v(控制信号c2的最小电压)被提供给提供灰度电压vm的pmos通道晶体管的栅电极时,pmos晶体管的栅源电压可为3.027v-6v=-2.973v,由于栅源电压小于阈值电压,所以pmos晶体管可导通。如上所述,小于阈值的电压可为对pmos晶体管过驱动的过驱动电压,通道晶体管的导通特性可通过过驱动电压而改进。然而,当6v控制信号被提供给pmos晶体管的栅电极时,栅源电压可为6v-6v=0,由于栅源电压大于阈值电压,所以pmos晶体管可截止。

7.5v(是布置在dnw3中的通道晶体管所提供的灰度电压当中的最大灰度电压v255)可被提供给形成在dnw3中的nw3,作为阱偏置电压。控制布置在dnw3中的通道晶体管的控制信号c3可以是在7.5v(nw3的阱偏置电压)与至少比布置在nw3中的通道晶体管所提供的灰度电压当中的最小灰度电压小阈值电压的电压之间摆动的信号。作为示例,控制信号c3可以是在5.727v或更小的电压(是至少比6.027v(是包括在nw3中的通道晶体管所提供的灰度电压当中的最小灰度电压vm+1)小阈值电压的电压)与7.5v之间摆动的电压。作为示例,控制信号c3可以是在小于通过与用于对布置在nw3中的通道晶体管过驱动的过驱动电压相加而形成的5.727v的电压与7.5v之间摆动的电压。

当7.5v(控制信号c3的最大电压)被提供给提供灰度电压vm+1的pmos通道晶体管的栅电极时,pmos通道晶体管的栅源电压可为7.5v-6.027v=1.473v,由于栅源电压大于阈值电压,所以pmos通道晶体管可截止。然而,当提供5.727v或更小的电压(控制信号c3的最小电压)时,由于pmos通道晶体管的栅源电压为5.727v-6.027v=-0.3v,所以pmos通道晶体管可导通。解码器可提供通过将负过驱动电压与控制信号c3的最小电压相加而获得的电压,以使得pmos通道晶体管的导通特性可改进。

另外,当7.5v(控制信号c3的最大电压)被提供给提供灰度电压v255的通道晶体管的栅电极时,pmos通道晶体管的栅源电压可为7.5v-7.5v=0v,由于栅源电压大于阈值电压,所以pmos通道晶体管可截止。然而,当提供小于或等于5.727v(控制信号c3的最小电压)的电压时,pmos通道晶体管的栅源电压为5.727v-7.5v=-1.773v或更小(小于-0.3v),pmos通道晶体管可导通。

即,类似于灰度电压组g3,当灰度电压没有被分成高电压组和低电压组并且灰度电压被形成为输出至pmos通道晶体管时,解码器可利用在pmos通道晶体管的阈值电压和pmos通道晶体管的过驱动电压与包括在灰度电压组中的最小灰度电压相加的电压与包括在灰度电压组中的最大灰度电压之间摆动的控制信号来控制pmos通道晶体管。例如,假设包括在灰度电压组中的最大灰度电压为8v,最小灰度电压为6.5v,pmos通道晶体管的阈值电压为-0.4v,并且目标过驱动电压为-0.6v,则解码器可通过提供在8v的最大电压与6.5v+(-0.4v)+(-0.6v)=5.5v的最小电压之间摆动的信号来控制pmos通道晶体管。

作为另一实施方式(未示出),当灰度电压没有被分成高电压组和低电压组并且灰度电压被形成为输出至nmos通道晶体管时,解码器可通过形成在nmos通道晶体管的阈值电压和过驱动电压与包括在灰度电压组中的最大灰度电压相加的电压与包括在灰度电压组中的最小灰度电压之间摆动的控制信号来控制nmos通道晶体管。例如,假设包括在灰度电压组中的最小灰度电压为0.5v,最大灰度电压为1.5v,nmos通道晶体管的阈值电压为0.3v,并且目标过驱动电压为0.6v,则解码器可通过提供在0.5v的最小电压与1.5v+0.3v+0.6v=2.4v的最大电压之间摆动的信号来控制包括在灰度电压组中的nmos通道晶体管。

类似于灰度电压组g1和g2,当包括在灰度电压组g1和g2中的多个灰度电压被分成高电压组和低电压组,高电压组和低电压组分别被输出至布置在nw中的pmos通道晶体管和布置在pw中的nmos通道晶体管,并且利用在提供给nw和pw的阱偏置电压之间摆动的控制信号来控制pmos通道晶体管和nmos通道晶体管时,形成在通道晶体管中的电极的最大电压差可对应于包括在对应灰度电压组中的灰度电压当中的最大灰度电压和最小灰度电压之差。因此,当包括在各个灰度电压组中的通道晶体管被形成为具有与最大灰度电压和最小灰度电压之差对应的耐受电压时,通道晶体管不会被所提供的电压破坏,可确保工作的可靠性。

作为示例,控制布置在dnw1中的通道晶体管的控制信号c1可在3v与0.5v(最小电压)之间摆动,并且形成在布置在dnw1中的通道晶体管中的电极的最大电压差可为2.5v。由于控制布置在dnw2中的通道晶体管的控制信号c2在6v(是布置在dnw2中的通道晶体管所提供的灰度电压当中的最大灰度电压)与3.027v(最小电压)之间摆动,所以形成在布置在dnw1中的通道晶体管中的电极的最大电压差可为2.973v。因此,当利用具有3v耐受电压的器件来形成包括在dnw1和dnw2中的通道晶体管时,通道晶体管不会被所提供的电压破坏,可确保工作的可靠性。

类似于灰度电压组g3,当灰度电压没有被分成高电压组和低电压组并且灰度电压被形成为输出至pmos通道晶体管时,可形成与能够使提供包括在灰度电压组中的最小灰度电压的通道晶体管导通的电压与最大灰度电压之间的电压差对应的电极的电压差。作为示例,当控制信号c3在7.5v(电压v255)与5.727v(是能够使提供灰度电压vm+1的pmos通道晶体管导通的最小电压)之间摆动时,布置在dnw3中的通道晶体管中所形成的电极的电压差可为1.773v。然而,当提供灰度电压的通道晶体管被过驱动时,电极的电压差可增加对通道晶体管过驱动所需的电压那么多。

如上所述,通道晶体管的漏电极与源电极之间的导通电阻可通过提供将过驱动电压和阈值电压与通道晶体管的栅电极相加的电压而减小。然而,当提供过驱动电压时,形成在通道晶体管中的电极的电压差可增加,因此应该使用具有大耐受电压的大尺寸的器件以执行可靠操作。因此,提供给通道晶体管的过驱动电压应该根据器件的尺寸和耐受电压来确定。

再参照图4,当期望包括在灰度电压组g3中的pmos通道晶体管被过驱动最高至1.227v那么多时,控制信号c3的最小电压可为4.5v。当控制信号c3在7.5v和4.5v之间摆动时,布置在nw3中的pmos晶体管中所形成的电极的电压差可为3v。因此,布置在dnw1中的通道晶体管中所形成的电极的最大电压差可为2.5v,dnw2中的通道晶体管中所形成的电极的最大电压差可为2.97v,并且布置在dnw3中的通道晶体管中所形成的电极的最小电压差可为1.773v。

作为实施方式,当利用具有3v耐受电压的器件来形成通道晶体管时,由于布置在dnw1、dnw2和dnw3中的通道晶体管中所形成的电极的最大电压差为耐受电压或更小,所以布置在dnw1、dnw2和dnw3中的通道晶体管可被形成为具有相同的耐受电压和/或尺寸。作为另一实施方式,可根据灰度电压组通过将任一个灰度电压组中的最大灰度电压和最小灰度电压之差与另一灰度电压组中的最大灰度电压和最小灰度电压之差形成为不同来使用具有不同耐受电压和/或尺寸的通道晶体管。

根据传统技术,包括在dac中的通道晶体管利用具有与地电位与最大灰度电压之差对应的耐受电压的器件来设计,而不管器件的电极的最大电压差。因此,即使当电极的最大电压差没有达到地电位与最大灰度电压之差时,包括在dac中的通道晶体管也被设计为具有大尺寸以具有大耐受电压。

即,当提供给电阻器串210的顶电压vt为7.5v时,底电压vb为0.5v,并且通道晶体管利用具有7.5v耐受电压(是基准电压(地电位)与顶电压vt之差)的器件来形成。然而,根据本发明的实施方式,由于通道晶体管通过基于输出灰度电压将通道晶体管分组而被布置在同一阱中并且通过对阱施加阱偏置电压而被形成为具有耐受电压与布置在同一阱中的通道晶体管所提供的灰度电压之差对应的尺寸,所以通道晶体管的尺寸可减小以使得形成dac所需的面积可减小。

另外,根据本发明的实施方式,由于解码器230可利用具有相同摆动的信号来驱动形成在同一深阱中的nw和pw中所包括的通道晶体管,所以可无需针对布置在各个阱中的各个通道晶体管组形成驱动电路,以使得驱动电路所需的面积可减小。此外,由于形成在同一深阱中的nw和pw之间的空间小于两个不同深阱之间的空间,所以可通过分别将nmos通道晶体管和pmos通道晶体管布置在形成在同一深阱中的nw和pw中来减小形成源极驱动器所需的面积。

图5是示出根据本发明的另一实施方式的dac200的电路图。根据图5所示的另一实施方式,灰度电压v0、v1、…和v255可根据灰度电压被分成多个灰度电压组g1、g2、g3和g4。如图5所示的另一实施方式中所示,当包括最大灰度电压的灰度电压组g4被排除时,灰度电压组可被输出至具有相同类型的通道晶体管。根据实施方式(未示出),当包括最小灰度电压的灰度电压组被排除时,灰度电压组可被输出至具有相同类型的通道晶体管。

根据图5所示的另一实施方式,各个灰度电压组可被布置在同一深阱中。包括最大灰度电压v255的灰度电压组中所包括的灰度电压vm+1至v255可被输出至布置在nw3中的pmos通道晶体管,灰度电压v0至vm可分别被输出至布置在pw1至pw4中的nmos通道晶体管。pw1、pw2和pw3可被布置在彼此不同的dnw1、dnw2和dnw3中。pw4和nw1可形成在同一dnw4中。

nw和pw可通过不同的阱偏置电压vpw1、vpw2、vpw3、vpw4和vnw1来偏置,并且各个深阱可通过各个阱偏置电压来偏置。另外,pw的阱偏置电压可被提供给布置在pw中的nmos通道晶体管的体电极,nw的阱偏置电压可被提供给布置在nw中的pmos通道晶体管的体电极。

解码器230可形成在布置在各个阱中的通道晶体管所提供的灰度电压当中的最小灰度电压与至少将通道晶体管的阈值电压与最大灰度电压相加的电压之间摆动的电压,并且可利用该电压来控制通道晶体管。

作为示例,布置在pw中的通道晶体管所提供的灰度电压当中的最小灰度电压可被提供给各个pw作为阱偏置电压。另外,布置在nw中的通道晶体管所提供的灰度电压当中的最大灰度电压可被提供给各个nw作为阱偏置电压。作为示例,假设v0为0.5v,vj为1.5v,vj+1为1.527v,vk为3v,vk+1为3.027v,vl为4.5v,vl+1为4.527v,vm为6v,vm+1为6.027v,v255为7.5v,nmos通道晶体管的阈值电压为0.3v,pmos通道晶体管的阈值电压为-0.3v。

在图5所示的另一实施方式中,1.5v电压可被提供给提供vj(是布置在pw1中的nmos晶体管当中的最大灰度电压)的nmos通道晶体管的漏电极,并且0.5v阱偏置电压可被提供给体电极。解码器230可提供在至少比最大灰度电压vj大阈值电压的电压与布置在pw1中的通道晶体管所提供的灰度电压当中的最小灰度电压v0之间摆动的控制信号g1,并且可利用控制信号g1来控制通道晶体管。因此,在最大灰度电压1.5v+阈值电压=1.8v与0.5v的最小灰度电压之间摆动的控制信号g1可被提供给布置在pw1中的nmos通道晶体管。

因此,在布置在pw1中的nmos通道晶体管中可形成电极的1.5v电压差(对应于1.8v和0.5v之差)。另外,解码器可提供过驱动电压与导通电压相加的电压以对nmos通道晶体管过驱动,并且形成在nmos通道晶体管中的电极的电压差可为1.8v+过驱动电压。可通过提供适当的过驱动电压来使通道晶体管的漏电极和源电极之间的电阻减小,但是可考虑晶片尺寸以及电极之间的电阻来确定过驱动电压,因为需要具有与增大的耐受电压对应的尺寸的器件。

另外,布置在pw2中的通道晶体管所提供的灰度电压当中的最小灰度电压vj+1可被提供给pw2作为阱偏置电压vpw2。最大灰度电压可为3v(是pw2中的电压vk)。解码器230可提供在至少比3v电压vk(是布置在pw2中的通道晶体管所提供的灰度电压当中的最大灰度电压)大阈值电压的3.3v与1.527v电压vj+1(最小灰度电压)之间摆动的控制信号g2,并且可控制通道晶体管。作为实施方式,解码器可利用如上所述与过驱动电压相加的电压来控制通道晶体管,以使得可在布置在pw2中的nmos通道晶体管中形成与3.3v-1.527v=1.773v+过驱动电压对应的电极的电压差。电极的最小电压差可与布置在pw3和pw4中的nmos通道晶体管中所形成的电极的最大电压差相同。

nw1可通过v255(是布置在nw1中的通道晶体管所提供的灰度电压当中的最大灰度电压)来偏置。pmos通道晶体管可被布置在nw1中并且当栅源电压为阈值电压或更小时导通。因此,解码器230可提供在v255(是布置在nw1中的通道晶体管所提供的灰度电压当中的最大灰度电压)与具有负值的pmos通道晶体管的阈值电压与vm+1(最小灰度电压)相加的电压之间摆动的控制信号g5,并且可控制通道晶体管。作为示例,解码器230可提供在7.5v电压v255与6.027+(-0.3v)=5.727v(是阈值电压与电压vm+1相加的电压)之间摆动的控制信号g5,并且可控制布置在nw1中的通道晶体管。因此,可在布置在nw1中的pmos通道晶体管中形成7.5v-5.727v=1.773v的电极的最大电压差。

作为实施方式,当解码器控制pmos通道晶体管时,解码器可利用负过驱动电压与提供给栅电极的控制信号的最小电压相加的电压来控制pmos通道晶体管。作为示例,当利用与过驱动电压相加的电压来控制pmos通道晶体管时,解码器可利用在7.5v和过驱动电压与5.727v相加的电压之间摆动的控制信号来控制通道晶体管,并且在这种情况下,电极的电压差可对应于1.773v+过驱动电压。例如,当与作为过驱动电压的-0.727v相加以改进pmos通道晶体管的驱动特性时,控制信号可向5.727v+(-0.727v)=5v摆动,并且形成在pmos通道晶体管中的电极的最大电压差可为7v-5v=2v。

根据传统技术,使用具有与地电位和最大灰度电压之间的电压差对应的耐受电压的通道晶体管,但是根据本发明的实施方式,可在布置在pw1、pw2、pw3、pw4和nw1中的通道晶体管中形成电极的1.8v电压差。因此,可使用具有小耐受电压的器件,并且由于通道晶体管不需要形成为具有不必要的大尺寸,所以可形成具有小尺寸的dac。

图6是示出根据本发明的实施方式的提供解码器的栅极驱动信号的栅极驱动器电路100的示意性框图,图7是形成任一位的栅极驱动信号的栅极驱动器电路100的示意性电路图。参照图6和图7,栅极驱动器电路100可包括:电平移位器110,其接收从s/h寄存器(参照图2中的s/h寄存器)提供的数字信号d并且提供在基准电压vss(地电位)和上限电压vu之间摆动的中间信号vt和vtb;以及多个栅极驱动模块120a、120b和120c,其接收中间信号vt和vtb并且形成在不同电压之间摆动的初步信号voa、voab、vob、vobb、voc和vocb。

栅极驱动器电路100可接收从s/h寄存器提供的数字信号d并且将向能够使nmos通道晶体管和pmos通道晶体管导通/截止的多个电压电平进行电平移位的初步信号voa、voab、vob、vobb、voc和vocb提供给解码器。解码器可将所提供的数字信号解码,选择具有特定电压电平的初步信号,形成具有目标电压电平的控制信号,并且将控制信号提供给通道晶体管。

作为实施方式,电平移位器110可包括:第一子模块112,其接收从s/h寄存器提供的数字信号d并且输出在中等电压vm和基准电压vss之间摆动的信号;以及第二子模块114,其接收从第一子模块112提供的信号并且输出在顶电压vt和基准电压vss之间摆动的中间信号vt和vtb。

作为实施方式,第一子模块112可接收从s/h寄存器提供的数字信号d,并且可形成在中等电压vm和基准电压vss之间摆动的信号。由于从s/h寄存器提供的数字信号d的电平低,可能难以直接驱动由在顶电压vt和基准电压vss之间摆动的电压驱动的器件。因此,第一子模块112可由从s/h寄存器提供的数字信号d平滑地驱动,以提供能够控制由在顶电压vt和基准电压vss之间摆动的电压驱动的器件的在中等电压vm和基准电压vss之间摆动的信号。

第二子模块114可由从第一子模块112提供的信号控制,并且可形成在顶电压vt和基准电压vss之间摆动的中间信号vt和vtb。在图4和图5所示的实施方式中,顶电压可与提供给电阻器串的顶电压vt相同,并且可以是从解码器提供的控制信号当中的最大电压。栅极驱动模块120可接收中间信号vt和vtb,并且形成具有从解码器提供的控制信号的上限电压和下限电压的初步信号voa、voab、vob、vobb、voc和vocb。

图7是示出形成任一位的栅极驱动信号的栅极驱动器电路的示意性电路图。参照图7,第一子模块112可接收来自s/h寄存器的数字信号d中所包括的信号vin和vinb,并且通过将信号vin和vinb反相来输出反相信号。从第一子模块112输出的信号可以是在基准电压vss(地电位)和中等电压vm之间摆动的信号。如上所述,中等电压vm可具有足以能够驱动在顶电压vt与基准电压vss之间驱动的第二子模块114的电平。

第二子模块114可接收从第一子模块112输出的信号,并且可形成在顶电压vt和基准电压vss之间摆动的中间信号vt和vtb。从第二子模块114提供的中间信号vt和vtb可以是在顶电压vt和基准电压vss之间摆动的信号,并且第二子模块114可利用具有与顶电压vt和基准电压vss之间的电压差对应的耐受电压的器件来形成。

栅极驱动模块120可包括形成在彼此不同的上限电压和下限电压之间摆动的初步信号的多个单元模块120a、120b和120c。各个单元模块可包括并联连接的一对nmos晶体管n1和n4(串联连接)与一对nmos晶体管n2和n3(串联连接),上限电压vu和下限电压vl可被提供给各对nmos晶体管n1和n4以及n2和n3,并且可形成在上限电压和下限电压之间摆动的初步信号vo和vob。

在实施方式中,当从电平移位器110提供的中间信号vt是上限电压vu并且中间信号vtb是基准电压vss时,包括在栅极驱动模块120a、120b、120c中的nmos晶体管n1和n3可导通。因此,由栅极驱动模块120a、120b和120c输出的初步信号voa和voab的电压电平可为vua和vla,初步信号vob和vobb的电压电平可为vub和vlb,初步信号voc和vocb的电压电平可为vuc和vlc。相反,当中间信号vt为基准电压vss并且中间信号vtb为上限电压vu时,nmos晶体管n2和n4可导通,初步信号voa和voab的电压电平可为vla和vua,初步信号vob和vobb的电压电平可为vlb和vub,初步信号voc和vocb的电压电平可为vlc和vuc。

例如,假设vua为7.5v,vla为5.727v,vub为6v,vlb为3.027v,vuc为3v,vlc为0.5v。栅极驱动器电路100可接收从s/h寄存器(参照图2中的s/h寄存器)提供的数字信号d,形成在上限电压和下限电压之间摆动的多个初步信号voa、voab、vob、vobb、voc和vocb,并且将初步信号提供给解码器。当从s/h寄存器提供的数字信号d是用于驱动形成在图4的实施方式所示的dnw2中的nw2中所布置的通道晶体管的信号时,包括在解码器230中的解码逻辑(未示出)可将数字信号d解码,利用初步信号vob和vobb形成在6v和3.027v之间摆动的控制信号,并且提供所述控制信号以控制通道晶体管。

图8是示出根据本发明的一个实施方式的dac的示意图,该dac接收数字输入信号d[0:7]并且输出彼此不同的256个灰度电压。在图8所示的实施方式中,包括在同一组中并且布置在同一阱中的通道晶体管的数量可不表示为2的幂,并且根据显示图像的显示面板的特性,提供给像素的电压与像素的亮度可能不是线性关系。作为示例,低灰度电压区域中的相邻灰度电压之间的电压差可大于高灰度电压区域中的灰度电压之间的电压差。因此,即使当包括通道晶体管的组所提供的最大灰度电压和最小灰度电压之差相同时,包括在各个组中的通道晶体管的数量也可不相同。另外,当通道晶体管被布置在不同的阱中时,由于驱动通道晶体管的驱动信号也不同,所以可能难以利用根据传统技术的解码器来驱动根据本发明的实施方式的dac。

参照图8,通道晶体管220可根据分别布置在dnw1、dnw2、dnw3和dnw4中的输出灰度电压被分成总共4个组g1、g2、g3和g4,并且在这4个组中,由各个组提供的灰度电压的最大灰度电压和最小灰度电压之差可在要使用的通道晶体管的耐受电压的范围内。作为实施方式,包括在组g1至g4中的nmos通道晶体管可具有相同的耐受电压和相同的尺寸,pmos通道晶体管可具有相同的耐受电压和相同的尺寸。作为另一实施方式,可根据组使用具有不同耐受电压的器件。

在图8中,没有示出提供给包括在dnw1、dnw2、dnw3和dnw4中的pw和nw的阱偏置电压。这是为了方便说明,包括在深阱中的dnw1、dnw2、dnw3和dnw4、pw和nw可根据上述实施方式偏置。

作为示例,提供最小灰度电压区域的组g1可包括总共46个nmos通道晶体管n0至n45,提供次最小灰度电压区域的组g2可包括总共60个通道晶体管(42个pmos通道晶体管p0至p41以及18个nmos通道晶体管n46至n63)。提供次最大灰度电压区域的组g3可包括总共70个通道晶体管(48个pmos晶体管p42至p89以及22个nmos通道晶体管n64至n85)。提供最大灰度电压区域的组g4可包括总共80个通道晶体管(64个pmos晶体管p90至p153以及16个nmos晶体管n86至n101)。如所示,包括在各个组中的通道晶体管的数量可不表示为2的幂。然而,包括在各个组中的通道晶体管的数量仅是示例,并非意在限制本发明的范围,可根据显示面板的特性和伽马电压而改变。

在图8所示的实施方式中,灰度电压组g1可利用总共46个通道晶体管来提供灰度电压,灰度电压组g2可利用总共60个通道晶体管来提供灰度电压,灰度电压组g3可利用总共70个通道晶体管来提供灰度电压,灰度电压组g4可利用总共80个通道晶体管来提供灰度电压。提供低灰度电压所组成的组中的灰度电压的通道晶体管的数量可小于提供高灰度电压所组成的组中的灰度电压的通道晶体管的数量。

在实施方式(未示出)中,包括在各个组中的通道晶体管的数量可相同,而不管灰度电压的幅度,并且提供低灰度电压所组成的组中的灰度电压的通道晶体管的数量可大于提供高灰度电压所组成的组中的灰度电压的通道晶体管的数量。

包括在第一组g1至第四组g4中的nmos通道晶体管的数量可分别为46、18、22和16,并且可通过具有6位b0至b5的信号来控制nmos通道晶体管。另外,包括在第一组g1至第四组g4中的pmos通道晶体管的数量可分别为0、42、48和64,并且可通过6位来选择pmos通道晶体管。因此,可通过具有6位b0至b5的控制信号来同时选择包括在各个组中的一个nmos通道晶体管和一个pmos通道晶体管。解码器230可将阱选择位b6和b6b提供给阱选择晶体管ws1、ws2、…和ws7,并且选择输出信号。当阱选择位b6具有逻辑高时,由于阱选择晶体管ws2、ws4、ws6和ws7导通,所以可输出nmos晶体管的灰度电压,当阱选择位b6具有逻辑低时,由于阱选择晶体管ws1、ws3和ws5导通,所以可输出pmos晶体管的灰度电压。

解码器230可提供具有位b0至b5的控制信号以及具有阱选择位b6的控制信号,针对256个灰度电压当中的组g1至g4中的每一个使一个通道晶体管导通,并且选择总共4个灰度电压。可利用组选择位s7和s8以及反相组选择位s7b和s8b来选择这4个灰度电压当中的一个。作为实施方式,由于像图8所示的实施方式一样,包括在各个组中的通道晶体管的数量没有表示为2的幂,所以阱选择信号和组选择信号的位数可根据形成多少组而改变。包括在各个组中的通道晶体管的数量可不表示为2的幂,并且组选择位s7和s8可不同于作为一般二进制解码器的较高位的最高有效位(msb),作为通过对提供给解码器的具有8位b0至b7的数据执行逻辑运算而获得的信号。

在图8所示的实施方式中,组选择晶体管gs1、gs2、…和gs8可由组选择位s7和s8来控制,并且可将布置在多个深阱中的通道晶体管所提供的灰度电压当中的任一个提供给缓冲放大器300。作为示例,当组选择位s7和s8具有逻辑高时,组选择晶体管gs1和gs2可导通,并且由包括在dnw4中的通道晶体管提供的灰度电压可被提供给缓冲放大器300。作为另一示例,当组选择位s7具有逻辑高并且反相组选择位s8b具有逻辑高时,组选择晶体管gs5和gs6可导通,并且由包括在dnw2中的通道晶体管提供的灰度电压可被提供给缓冲放大器300。

由于阱选择晶体管ws1、ws2、…和ws7被包括在与通道晶体管相同的阱中,所以阱选择晶体管ws1、ws2、…和ws7可被形成为具有与通道晶体管相同的耐受电压和相同的尺寸,并且由于在组选择晶体管gs1、gs2、…和gs8中输出灰度电压的节点在最大灰度电压和最小灰度电压之间摆动,所以组选择晶体管gs1、gs2、…和gs8可以是具有与最大灰度电压和最小灰度电压之间的电压差对应的耐受电压的晶体管。

解码器230可利用组选择信号s7和s8以及反相组选择信号s7b和s8b来控制组选择晶体管gs1、gs2、…和gs8。从组选择晶体管gs1、gs2、…和gs8的输出提供的电压可在顶电压vt和底电压vb之间摆动。在图8所示的实施方式中,当组选择晶体管gs1、gs2、…和gs8利用nmos晶体管来实现时,从解码器230提供的组选择信号s7和s8以及反相组选择信号s7b和s8b可以是在正阈值电压和正过驱动电压与顶电压vt相加的电压与底电压vb之间摆动的信号。作为另一示例,组选择信号s7和s8以及反相组选择信号s7b和s8b可以是在正阈值电压和正过驱动电压与顶电压vt相加的电压与基准电压vss之间摆动的信号。作为另一示例,组选择信号s7和s8以及反相组选择信号s7b和s8b可以是在顶电压vt和基准电压vss之间摆动的信号。

在实施方式(未示出)中,一些组选择晶体管可利用pmos晶体管来实现。作为示例,组选择晶体管gs1和gs2可利用pmos晶体管来实现。解码器230可通过形成在顶电压vt与负阈值电压和负过驱动电压与底电压vb相加的电压之间摆动的组选择信号s7和s8以及反相组选择信号s7b和s8b来控制组选择晶体管gs1、gs2、…和gs8。作为另一示例,从解码器230提供的组选择信号可以是在顶电压vt和基准电压vss之间摆动的信号。

在实施方式(未示出)中,可仅形成一个组选择晶体管,解码器可通过对输入数字信号d[0:7]执行逻辑运算来控制组选择晶体管提供要输出的灰度电压。

图9是示出根据本发明的另一实施方式的dac的示意图,该dac接收8位数字输入信号并且在彼此不同的256个灰度电压当中输出与数字输入信号对应的灰度电压。在图9所示的另一实施方式中,通道晶体管可以是nmos通道晶体管并且根据256个灰度电压被分成总共5个组g1、g2、g3、g4和g5,通道晶体管可针对各个组被分别布置在dnw1、dnw2、dnw3、dnw4和dnw5中,并且各个组的最大灰度电压和最小灰度电压之差可在要使用的通道晶体管的耐受电压的范围内。作为实施方式,通道晶体管可针对各个组具有不同的耐受电压,因此针对各个组具有不同的尺寸。作为另一实施方式,通道晶体管可针对各个组具有相同的耐受电压和相同的尺寸。

在图9中,没有示出提供给包括在dnw1、dnw2、dnw3、dnw4和dnw5中的pw和nw的阱偏置电压。这是为了方便说明,包括在深阱中的dnw1、dnw2、dnw3、dnw4、dnw5、pw和nw根据上述实施方式偏置。

如上所述,低灰度电压区域中的相邻灰度电压之间的电压差可大于高灰度电压区域中的相邻灰度电压之间的电压差。因此,包括在各个组中的通道晶体管的数量可为2的幂,并且包括在g1和g2(输出低灰度电压区域中的电压的组)中的通道晶体管的数量可小于包括在g3、g4和g5(输出高灰度电压区域中的电压的组)中的通道晶体管的数量。

作为实施方式,输出最小灰度电压的组g1可包括总共32个nmos通道晶体管n0至n31,输出次最小灰度电压的组g2可包括32个nmos通道晶体管n32至n63。解码器230可向组g1和g2提供5位控制信号b0:b4以控制通道晶体管,并且向组选择晶体管gs9和gs10提供控制信号b5和b5b。组选择晶体管gs10可导通以输出由包括在组g1中的通道晶体管n0至n31输出的灰度电压,并且组选择晶体管gs9可导通以输出由包括在组g2中的通道晶体管n32至n63输出的灰度电压。因此,组g1和g2可通过控制信号b0:b4、b5和b5b来输出64个灰度电压当中的任一个。

组g3、g4和g5中的每一个可包括64个nmos通道晶体管。然而,包括在各个组中的通道晶体管的数量仅是示例,并非限制本发明的范围,可根据显示面板的特性和伽马电压而改变。由于组g3至g5中的每一个包括64个nmos通道晶体管,所以可通过利用6位控制信号b[0:5]控制通道晶体管来输出包括在各个组中的任一个灰度电压。组选择信号s6、s7、s6b和s7b可被提供给组选择晶体管gs1、gs2、…和gs8的控制电极,并且由于组选择晶体管的控制而从组g1至g5当中的任一个提供的灰度电压可被提供给缓冲放大器300。

解码器230可提供6位控制信号b[0:5]并且控制包括在各个组中的通道晶体管导通/截止。由于组g3至g5中的每一个包括64个通道晶体管,所以包括在各个组中的通道晶体管可通过6位数字信号来控制。由于组g1和g2中的每一个包括32个通道晶体管,所以包括在各个组中的通道晶体管可通过5位控制信号b0:b4来控制。

解码器230可将组选择信号s6、s7、s6b和s7b提供给组选择晶体管gs1、gs2、…和gs8,并且控制组g1、g2、g3、g4和g5。作为示例,当组选择信号s6和s7具有逻辑电平00并且其反相组选择信号s6b和s7b具有逻辑电平11时,组选择晶体管gs9、gs10和gs11可导通。当组选择信号s5具有逻辑电平1并且其反相组选择信号s5b具有逻辑电平0时,组选择晶体管gs10可截止并且组选择晶体管gs9可导通以使得从组g2输出的灰度电压可被提供给缓冲放大器300。另一方面,当控制信号b5具有逻辑电平0并且其反相控制信号b5b具有逻辑电平1时,组选择晶体管gs9可截止并且组选择晶体管gs10可导通以使得从组g1输出的灰度电压可被提供给缓冲放大器300。

从解码器230提供的组选择信号s5可具有与控制包括在组g3、g4和g5中的通道晶体管的控制信号b5相同的电平,但是可以是能够通过在基准电压vss和顶电压vt之间摆动来使组选择晶体管gs9和gs10导通/截止的信号。

如上所述,由于从组选择晶体管gs1、gs2、…和gs8输出的电压偏离于通道晶体管的耐受电压,所以与通道晶体管相比组选择晶体管可具有更大的尺寸和更大的耐受电压。另外,解码器230可形成在基准电压vss与正阈值电压和正过驱动电压与顶电压vt相加的电压之间摆动的组选择信号s6、s7、s6b和s7b,并且可将组选择信号s6、s7、s6b和s7b提供给组选择晶体管gs1、gs2、…和gs8以控制组选择晶体管gs1、gs2、…和gs8。作为示例(未示出),组选择晶体管gs1、gs2、...、gs8可利用pmos晶体管来形成。在此实施方式中,解码器230可形成在负阈值电压和负过驱动电压与底电压vb相加的电压与顶电压vt之间摆动的组选择信号s6、s6b、s7和s7b以控制组选择晶体管。

图10是示出包括预充电电路400的源极驱动器的示意图。参照图10,预充电电路400可包括多个预充电开关ps1、ps2、ps3和ps4,并且可将组选择晶体管gs1、gs2、…和gs8的输出节点预充电至与通道晶体管的输出信号对应的电位。将基于图8所示的实施方式描述图10的源极驱动器,并且为了说明方便,与先前所描述的那些相同或相似的项有关的描述将被省略。

提供给布置有通道晶体管220的阱的阱偏置电压可被提供给预充电开关ps1、ps2、ps3和ps4的一端,预充电开关ps1、ps2、ps3和ps4的另一端可电连接至组选择晶体管的输出节点。在实施方式中,预充电解码器232可接收数字输入信号并且控制预充电开关ps1、ps2、ps3和ps4。在图10所示的实施方式中,示出了连接至预充电开关ps1、ps2、ps3和ps4的一端的电位是分别提供给dnw1、dnw2、dnw3和dnw4的阱偏置电压的示例,但是根据实施方式(未示出),提供给dnw1、dnw2、dnw3和dnw4中的pw的阱偏置电压可被提供给预充电开关ps1、ps2、ps3和ps4的一端。当利用单独的电源来提供阱偏置电压时,提供阱偏置电压的电源可电连接至预充电开关ps1、ps2、ps3和ps4的一端。作为另一实施方式,当从电阻器串210接收阱偏置电压并且利用缓冲器来提供阱偏置电压时,缓冲器的输出信号可连接至预充电开关ps1、ps2、ps3和ps4的一端。

预充电解码器232可接收输入数字位d[0:7],并且识别提供要在当前输出的当前输出信号之后输出的输出信号的组选择晶体管。当当前输出信号通过组选择晶体管gs7和gs8输出并且下一输出信号必须通过组选择晶体管gs1和gs2输出时,解码器230可在提供当前输出信号之后控制组选择晶体管gs1、gs2、…和gs8截止。预充电解码器232可在组选择晶体管gs1、gs2、…和gs8截止之后将组选择晶体管的输出节点n预充电至布置有提供下一输出信号的通道晶体管的阱的阱偏置电压vdnw4。作为示例,对输出节点n进行预充电的电位可以是使形成在深阱中的nw偏置的偏置电压。作为另一示例,对输出节点n进行预充电的电位可以是使形成在深阱中的pw偏置的偏置电压。

当没有执行预充电操作时,组选择晶体管gs7和gs8可截止并且组选择晶体管gs1和gs2可导通以提供下一输出信号。当组选择晶体管gs1和gs2导通并且组选择晶体管gs7和gs8没有完全截止时,或者当节点nx与节点ny之间由于寄生电阻而发生相互干扰时,节点ny的电压可小于阱偏置电压vdnw4,因此可能发生不希望的锁存现象。因此,可通过将提供下一输出信号的组选择晶体管gs1、gs2、…和gs8的输出节点预充电至阱偏置电压来防止不希望的现象。

在执行预充电操作之后,解码器230可通过使通道晶体管和组选择晶体管gs1和gs2导通以输出目标灰度电压来将灰度电压提供给缓冲放大器300。缓冲放大器300可通过输出所提供的信号来驱动像素。

根据本发明的实施方式,利用阱偏置,dac和源极驱动器可利用具有小尺寸的器件来形成,因此可形成具有小晶片尺寸的dac和源极驱动器。

尽管参照附图中所示的实施方式描述了本发明以方便本发明的理解,本领域技术人员应该理解,这些实施方式仅是示例并且仅是例示性的,各种修改以及等同的其它实施方式也是可以的。因此,本发明的技术精神和范围可由所附权利要求书限定。

相关申请的交叉引用

本申请要求2016年3月21日提交的韩国专利申请no.10-2016-0033576的优先权和权益,其公开内容以引用方式整体并入本文。

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