1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括n级扫描单元，所述n级扫描单元为第一级扫描单元至第n级扫描单元，n为不小于2的整数；其中，每一级扫描单元包括：第一扫描单元、第二扫描单元、第一电压端、第二电压端、第三电压端、第一控制端；
所述第一扫描单元包括：第一输入模块、第一上拉控制模块、第二上拉控制模块、第一生成模块、第一下拉控制模块、第二下拉控制模块、第一上拉节点、第一下拉节点、第一信号端、第一时钟信号端、第二控制端和第一输出模块、第一控制模块、第二控制端；
所述第二扫描单元包括：第二输入模块、第三输入模块、第三上拉控制模块、第四上拉控制模块、第二生成模块、第三下拉控制模块、第四下拉控制模块、第二上拉节点、第二下拉节点、第三控制端、第四控制端、第二信号端、第二时钟信号端和第二输出模块、第二控制模块；其中，
所述第一输入模块响应于所述第一控制端的信号控制所述第一电压端与所述第一上拉节点之间的接通状态以及所述第三电压端和所述第一下拉节点之间的接通状态，并响应于所述第二控制端的信号控制所述第二电压端与所述第一上拉节点之间的接通状态，所述第一电压端和所述第二电压端输出信号的电平相反；
所述第一上拉控制模块响应于所述第一上拉节点的信号控制所述第一下拉节点与所述第三电压端之间的接通状态以及所述第三电压端与所述第一生成模块之间的接通状态；
所述第二上拉控制模块响应于所述第二上拉节点的信号控制所述第三电压端与所述第一生成模块之间的接通状态；
所述第一生成模块在所述第三电压端和所述第一生成模块不接通时，响应于所述第一信号端的信号控制所述第一信号端与所述第一下拉节点之间的接通状态；
所述第一下拉控制模块响应于所述第一下拉节点的信号控制所述第三电压端和所述第一上拉节点之间的接通状态以及所述第三电压端和所述第一输出端之间的接通状态；
所述第二下拉控制模块响应于所述第二下拉节点的信号控制所述第三电压端和所述第一上拉节点之间的接通状态、所述第三电压端和所述第一输出端之间的接通状态；
所述第一输出模块响应于所述第一上拉节点的信号控制所述第一时钟信号端与所述第一输出端之间的接通状态；
所述第一控制模块响应于所述第一信号端和所述第二信号端的信号，控制所述第三电压端与所述第一输出端之间的接通状态；
所述第二输入模块响应于所述第三控制端的信号控制所述第一电压端与所述第二上拉节点之间的接通状态，并响应于所述第四控制端的信号控制所述第二电压端与所述第二上拉节点之间的接通状态；
所述第三输入模块响应于所述第一控制端的信号，控制所述第三电压端与所述第二下拉节点之间的接通状态；
所述第三上拉控制模块响应于所述第二上拉节点的信号控制所述第三电压端和所述第二下拉节点之间的接通状态以及所述第三电压端与所述第二生成模块之间的接通状态；
所述第四上拉控制模块响应于所述第一上拉节点的信号控制所述第二生成模块与所述第三电压端之间的接通状态；
所述第二生成模块在所述第三电压端与所述第二生成模块不接通时，响应于所述第二信号端的信号控制所述第二信号端与所述第二下拉节点之间的接通状态；
所述第三下拉控制模块响应于所述第二下拉节点的信号控制所述第三电压端和所述第二上拉节点之间的接通状态以及所述第三电压端和所述第二输出端之间的接通状态；
所述第四下拉控制模块响应于所述第一下拉节点的信号控制所述第三电压端和所述第二上拉节点之间的接通状态以及所述第三电压端和所述第二输出端之间的接通状态；
所述第二输出模块响应于所述第二上拉节点的信号控制所述第二时钟信号端与所述第二输出端之间的接通状态；
所述第二控制模块响应于所述第一信号端和第二信号端的信号，控制所述第三电压端与所述第二输出端之间的接通状态；
其中，所述第一控制模块响应于所述第一信号端和第二信号端的信号，在显示阶段控制所述第三电压端与所述第一输出端之间不通过第一控制模块接通，在触控阶段控制所述第三电压端和所述第一输出端之间通过第一控制模块接通；所述第二控制模块响应于所述第一信号端和第二信号端的信号，在显示阶段控制所述第三电压端与所述第二输出端之间不通过第二控制模块接通，在触控阶段控制所述第三电压端和所述第二输出端之间导通通过第二控制模块接通。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一信号端输入的信号在第一时间段恒为第一电平信号，在第二时间段具有至少一个第二电平信号，所述第一电平信号的脉冲宽度大于所述第二电平信号的脉冲宽度；所述第二信号端输入的信号在第一时间段具有至少一个第二电平信号，第二时间段恒为第一电平信号，其中，第一时间段和第二时间段交错设置。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述第三电压端包括第一子电压端和第二子电压端，其中，所述第二子电压端的电压小于或等于所述第一子电压端的电压。
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一控制模块包括：
第二十七晶体管和第二十八晶体管，所述第二十七晶体管的控制端电连接至所述第一信号端，第一端电连接至所述第一子电压端，第二端电连接至所述第二十八晶体管的第一端；所述第二十八晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第一输出端；
所述第二控制模块包括：第三十五晶体管和第三十六晶体管，所述第三十五晶体管的控制端电连接至所述第一信号端，第一端电连接所述第一子电压端，第二端电连接至所述第三十六晶体管的第一端；所述第三十六晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第二输出端。
5.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一下拉控制模块包括：第五晶体管和第六晶体管，其中，所述第五晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第一上拉节点；所述第六晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第一输出端；
所述第二下拉控制模块包括：第七晶体管和第八晶体管；其中，所述第七晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一上拉节点；
所述第八晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第一子电压端，第二端电连接所述第一输出端。
6.根据权利要求3所述的栅极驱动电路，其特征在于，所述第三下拉控制模块包括：第十八晶体管和第十七晶体管，其中，所述第十八晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第二上拉节点；所述第十七晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第二输出端；
所述第四下拉控制模块包括第十六晶体管和第十四晶体管，其中，所述第十六晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二上拉节点；所述第十四晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第一子电压端，第二端电连接至所述第二输出端。
7.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一输出模块包括：第九晶体管和第一电容，所述第九晶体管的控制端电连接所述第一上拉节点，第一端连接所述第一时钟信号端，第二端电连接所述第一输出端；所述第一电容的第一端电连接所述第一上拉节点，第二端电连接所述第一输出端；
所述第二输出模块包括：第十五晶体管和第二电容，所述第十五晶体管的控制端电连接所述第二上拉节点，第一端电连接所述第二时钟信号端，第二端电连接所述第二输出端；所述第二电容第一端电连接所述第二上拉节点，第二端电连接所述第二输出端。
8.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一输出端包括：第一子输出端和第二子输出端；所述第二输出端包括第三子输出端和第四子输出端。
9.根据权利要求8所述的栅极驱动电路，其特征在于，所述第一控制模块包括：
第二十七晶体管和第二十八晶体管，所述第二十七晶体管的控制端电连接至所述第一信号端，第一端电连接至所述第一子电压端，第二端电连接至所述第二十八晶体管的第一端；所述第二十八晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第一子输出端；
所述第二控制模块包括：第三十五晶体管和第三十六晶体管，所述第三十五晶体管的控制端电连接至所述第一信号端，第一端电连接所述第一子电压端，第二端电连接至所述第三十六晶体管的第一端；所述第三十六晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第三子输出端。
10.根据权利要求8所述的栅极驱动电路，其特征在于，所述第一下拉控制模块包括：第五晶体管、第六晶体管和第三十一晶体管，其中，所述第五晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第一上拉节点；所述第六晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第一子输出端；所述第三十一晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第二子输出端；
所述第二下拉控制模块包括：第七晶体管、第八晶体管、第三十晶体管；其中，所述第七晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一上拉节点；所述第八晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第一子电压端，第二端电连接所述第一子输出端；所述第三十晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二子输出端。
11.根据权利要求8所述的栅极驱动电路，其特征在于，所述第三下拉控制模块包括：包括：第十八晶体管、第十七晶体管和第三十三晶体管，其中，所述第十八晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第二上拉节点；所述第十七晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第三子输出端；所述第三十三晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第四子输出端；
所述第四下拉控制模块包括第十六晶体管、第十四晶体管和第三十四晶体管，其中，所述第十六晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二上拉节点；所述第十四晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第一子电压端，第二端电连接至所述第三子输出端；所述第三十四晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第四子输出端。
12.根据权利要求8所述的栅极驱动电路，其特征在于，所述第一输出模块包括：第九晶体管、第一电容和第二十九晶体管，所述第九晶体管的控制端电连接所述第一上拉节点，第一端连接所述第一时钟信号端，第二端电连接所述第一子输出端；所述第一电容的第一端电连接所述第一上拉节点，第二端电连接所述第一子输出端；所述第二十九晶体管的控制端电连接所述第一上拉节点，第一端电连接所述第一时钟信号端，第二端电连接所述第二子输出端；
所述第二输出模块包括：第十五晶体管、第二电容和第三十二晶体管，所述第十五晶体管的控制端电连接所述第二上拉节点，第一端电连接所述第二时钟信号端，第二端电连接所述第三子输出端；所述第二电容第一端电连接所述第二上拉节点，第二端电连接所述第三子输出端；所述第三十二晶体管的控制端电连接所述第二上拉节点，第一端电连接所述第二时钟信号端，第二端电连接所述第四子输出端。
13.根据权利要求3-12任一项所述的栅极驱动电路，其特征在于，还包括第五控制端，所述第一扫描单元还包括：第七控制模块，所述第七控制模块响应于所述第五控制端的信号，控制所述第二子电压端与所述第一上拉节点之间的接通状态；所述第二扫描单元还包括第八控制模块，所述第八控制模块响应于所述第五控制端的信号，控制所述第二子电压端与所述第二上拉节点之间的接通状态。
14.根据权利要求13所述的栅极驱动电路，其特征在于，所述第七控制模块包括第三十七晶体管，所述第三十七晶体管的控制端连接至所述第五控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第一上拉节点；所述第八控制模块包括第三十八晶体管，所述第三十八晶体管的控制端电连接至所述第五控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第二上拉节点。
15.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一输入模块包括：第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的控制端电连接至所述第一控制端，第一端电连接至所述第一电压端，第二端电连接至所述第一上拉节点；所述第二晶体管的控制端电连接至所述第二控制端，第一端电连接至所述第二电压端，第二端电连接至所述第一上拉节点；所述第三晶体管的控制端电连接至所述第一控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第一下拉节点；
所述第二输入模块包括：第二十五晶体管和第二十六晶体管，其中，所述第二十五晶体管的控制端电连接至所述第三控制端，第一端电连接至所述第一电压端，第二端电连接至所述第二上拉节点；所述第二十六晶体管的控制端电连接至所述第四控制端，第一端电连接至所述第二电压端，第二端电连接至所述第二上拉节点；
所述第三输入模块包括第二十三晶体管，所述第二十三晶体管的控制端电连接至所述第一控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第二下拉节点。
16.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一上拉控制模块包括第四晶体管和第十三晶体管，所述第四晶体管的控制端电连接至所述第一上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一下拉节点；所述第十三晶体管的控制端电连接至所述第一上拉节点，第一端电连接至第二子电压端，第二端电连接所述第一生成模块；
所述第二上拉控制模块包括第十二晶体管，所述第十二晶体管的控制端电连接至所述第二上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一生成模块；
所述第三上拉控制模块包括第二十晶体管和第二十一晶体管，所述第二十一晶体管的控制端电连接至所述第二上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二下拉节点；所述第二十晶体管的控制端电连接至所述第二上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二生成模块；
所述第四上拉控制模块包括第二十二晶体管，所述第二十二晶体管的控制端电连接至所述第一上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二生成模块。
17.根据权利要求16所述的栅极驱动电路，其特征在于，所述第一生成模块包括第十晶体管和第十一晶体管，其中，所述第十晶体管的控制端和第一端均电连接至所述第一信号端，第二端同时电连接所述第一下拉控制模块和所述第二上拉控制模块；所述第十一晶体管的控制端电连接所述第十晶体管的第二端，第一端电连接所述第一信号端，第二端电连接所述第一下拉节点；
所述第二生成模块包括第十九晶体管和第二十四晶体管，所述第二十四晶体管的控制端和第一端均电连接至所述第二信号端，第二端同时电连接所述第三上拉控制模块和所述第四上拉控制模块；第十九晶体管的控制端电连接所述第二十四晶体管的第二端，第一端电连接至所述第二信号端，第二端电连接至所述第二下拉节点。
18.根据权利要求17所述的栅极驱动电路，其特征在于，所述第十三晶体管和第十二晶体管的宽长比均大于所述第十晶体管的宽长比；
所述第二十晶体管和第二十二晶体管的宽长比均大于所述第二十四晶体管的宽长比。
19.根据权利要求1所述的栅极驱动电路，其特征在于，定义相邻两级所述扫描单元为第i级扫描单元和第i+1级扫描单元，i为不大于n的正整数；
所述第i级扫描单元的第一输出端与所述第i+1级扫描单元的第一控制端相连，所述第i+1级扫描单元的第一输出端与所述第i级扫描单元的第二控制端相连；
所述第i级扫描单元的第二输出端与所述第i+1级扫描单元的第三控制端相连，所述第i+1级扫描单元的第二输出端与所述第i级扫描单元的第四控制端相连；
以及，奇数级所述扫描单元的第一时钟信号端为同一信号端、且第二时钟信号端为同一信号端，偶数级所述扫描单元的第一时钟信号端为同一信号端、且第二时钟信号端为同一信号端。
20.根据权利要求19所述的栅极驱动电路，其特征在于，当所述第一输出端包括第一子输出端和第二子输出端，所述第二输出端包括第三子输出端和第四子输出端时，
所述第i级扫描单元的第二子输出端与所述第i+1级扫描单元的第一控制端相连，所述第i+1级扫描单元的第二子输出端与所述第i级扫描单元的第二控制端相连；
所述第i级扫描单元的第四子输出端与所述第i+1级扫描单元的第三控制端相连，所述第i+1级扫描单元的第四子输出端与所述第i级扫描单元的第四控制端相连。
21.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括n级扫描单元，所述n级扫描单元为第一级扫描单元至第n级扫描单元，n为不小于2的整数；其中，每一级扫描单元包括：第一扫描单元、第二扫描单元、第一电压端、第二电压端、第三电压端、控制节点；
所述第一扫描单元包括：第一输入模块、第一上拉控制模块、第二上拉控制模块、第一生成模块、第一下拉控制模块、第二下拉控制模块、第一上拉节点、第一下拉节点、第一信号端、第一时钟信号端、第一控制端、第二控制端和第一输出模块、第一控制模块、第三控制模块、；
所述第二扫描单元包括：第二输入模块、第三上拉控制模块、第四上拉控制模块、第二生成模块、第三下拉控制模块、第四下拉控制模块、第二上拉节点、第二下拉节点、第三控制端、第四控制端、第二信号端、第二时钟信号端和第二输出模块、第二控制模块、第四控制模块；其中，
所述第一输入模块响应于所述第一控制端的信号控制所述第一电压端与所述第一上拉节点之间的接通状态以及所述第一电压端与所述控制节点之间的接通状态，并响应于所述第二控制端的信号控制所述第二电压端与所述第一上拉节点之间的接通状态，所述第一电压端和所述第二电压端输出信号的电平相反；
所述第一上拉控制模块响应于所述第一上拉节点的信号控制所述第一下拉节点与所述第三电压端之间的接通状态以及所述第三电压端与所述第一生成模块之间的接通状态；
所述第二上拉控制模块响应于所述第二上拉节点的信号控制所述第三电压端与所述第一生成模块之间的接通状态；
所述第一生成模块在所述第三电压端和所述第一生成模块不接通时，响应于所述第一信号端的信号控制所述第一信号端与所述第一下拉节点之间的接通状态；
所述第一下拉控制模块响应于所述第一下拉节点的信号控制所述第三电压端和所述第一上拉节点之间的接通状态、所述第三电压端和所述第一输出端之间的接通状态以及所述第三电压端与所述控制节点之间的接通状态；
所述第二下拉控制模块响应于所述第二下拉节点的信号控制所述第三电压端和所述第一上拉节点之间的接通状态、所述第三电压端和所述第一输出端之间的接通状态；
所述第一输出模块响应于所述第一上拉节点的信号控制所述第一时钟信号端与所述第一输出端之间的接通状态；
所述第一控制模块响应于所述第一信号端和所述第二信号端的信号，控制所述第三电压端与所述第一输出端之间的接通状态；
所述第三控制模块响应于所述控制节点的信号，控制所述第三电压端与所述第一下拉节点之间的接通状态；
所述第二输入模块响应于所述第三控制端的信号控制所述第一电压端与所述第二上拉节点之间的接通状态，并响应于所述第四控制端的信号控制所述第二电压端与所述第二上拉节点之间的接通状态以及所述第二电压端与所述控制节点之间的接通状态；
所述第三上拉控制模块响应于所述第二上拉节点的信号控制所述第三电压端和所述第二下拉节点之间的接通状态以及所述第三电压端与所述第二生成模块之间的接通状态；
所述第四上拉控制模块响应于所述第一上拉节点的信号控制所述第二生成模块与所述第三电压端之间的接通状态；
所述第二生成模块在所述第三电压端与所述第二生成模块不接通时，响应于所述第二信号端的信号控制所述第二信号端与所述第二下拉节点之间的接通状态；
所述第三下拉控制模块响应于所述第二下拉节点的信号控制所述第三电压端和所述第二上拉节点之间的接通状态、所述第三电压端和所述第二输出端之间的接通状态以及所述第三电压端与所述控制节点之间的接通状态；
所述第四下拉控制模块响应于所述第一下拉节点的信号控制所述第三电压端和所述第二上拉节点之间的接通状态以及所述第三电压端和所述第二输出端之间的接通状态；
所述第二输出模块响应于所述第二上拉节点的信号控制所述第二时钟信号端与所述第二输出端之间的接通状态；
所述第二控制模块响应于所述第一信号端和第二信号端的信号，控制所述第三电压端与所述第二输出端之间的接通状态；
所述第四控制模块响应于所述控制节点的信号，控制所述第三电压端与所述第二下拉节点之间的接通状态；
其中，所述第一控制模块响应于所述第一信号端和第二信号端的信号，在显示阶段控制所述第三电压端与所述第一输出端之间不通过第一控制模块接通，在触控阶段控制所述第三电压端和所述第一输出端之间通过第一控制模块接通；所述第二控制模块响应于所述第一信号端和第二信号端的信号，在显示阶段控制所述第三电压端与所述第二输出端之间不通过第二控制模块接通，在触控阶段控制所述第三电压端和所述第二输出端之间导通通过第二控制模块接通。
22.根据权利要求21所述的栅极驱动电路，其特征在于，所述第一信号端输入的信号在第一时间段恒为第一电平信号，在第二时间段具有至少一个第二电平信号，所述第一电平信号的脉冲宽度大于所述第二电平信号的脉冲宽度；所述第二信号端输入的信号在第一时间段具有至少一个第二电平信号，第二时间段恒为第一电平信号，其中，第一时间段和第二时间段交错设置。
23.根据权利要求21所述的栅极驱动电路，其特征在于，所述第三电压端包括第一子电压端和第二子电压端，其中，所述第二子电压端的电压小于或等于所述第一子电压端的电压。
24.根据权利要求23所述的栅极驱动电路，其特征在于，所述第一控制模块包括：
第二十七晶体管和第二十八晶体管，所述第二十七晶体管的控制端电连接至所述第一信号端，第一端电连接至所述第一子电压端，第二端电连接至所述第二十八晶体管的第一端；所述第二十八晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第一输出端；
所述第二控制模块包括：第三十五晶体管和第三十六晶体管，所述第三十五晶体管的控制端电连接至所述第一信号端，第一端电连接所述第一子电压端，第二端电连接至所述第三十六晶体管的第一端；所述第三十六晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第二输出端。
25.根据权利要求23所述的栅极驱动电路，其特征在于，所述第一下拉控制模块包括：第五晶体管、第六晶体管和第四十三晶体管，其中，所述第五晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第一上拉节点；所述第六晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第一输出端；所述第四十三晶体管的控制端电连接所述第一下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点；
所述第二下拉控制模块包括：第七晶体管和第八晶体管；其中，所述第七晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一上拉节点；
所述第八晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第一子电压端，第二端电连接所述第一输出端。
26.根据权利要求23所述的栅极驱动电路，其特征在于，所述第三下拉控制模块包括：第十八晶体管、第十七晶体管和第四十四晶体管，其中，所述第十八晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第二上拉节点；所述第十七晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第二输出端；所述第四十四晶体管的控制端电连接至所述第二下拉节点，第一端连接所述第二子电压端，第二端电连接至所述控制节点；
所述第四下拉控制模块包括第十六晶体管和第十四晶体管，其中，所述第十六晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二上拉节点；所述第十四晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第一子电压端，第二端电连接至所述第二输出端。
27.根据权利要求23所述的栅极驱动电路，其特征在于，所述第三控制模块包括第三十九晶体管，所述第三十九晶体管的控制端电连接至所述控制节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一下拉节点；所述第四控制模块包括第四十晶体管，所述第四十晶体管的控制端电连接至所述控制节点，第一端电连接至第二子电压端，第二端电连接至所述第二下拉节点。
28.根据权利要求23-28任一项所述的扫描单元，其特征在于，所述第一扫描单元还包括第五控制模块，所述第五控制模块的控制端电连接至所述第一输出端，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点；所述第二扫描单元还包括第六控制模块，所述第六控制模块的控制端电连接至所述第二输出端，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点。
29.根据权利要求28所述的栅极驱动电路，其特征在于，所述第五控制模块包括第四十一晶体管，所述第四十一晶体管的控制端电连接至所述第一输出端，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点；所述第六控制模块包括第四十二晶体管，所述第四十二晶体管的控制端电连接至所述第二输出端，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点。
30.根据权利要求28所述的栅极驱动电路，其特征在于，还包括第五控制端，所述第一扫描单元还包括：第七控制模块，所述第七控制模块响应于所述第五控制端的信号，控制所述第二子电压端与所述第一上拉节点之间的接通状态；所述第二扫描单元还包括第八控制模块，所述第八控制模块响应于所述第五控制端的信号，控制所述第二子电压端与所述第二上拉节点之间的接通状态。
31.根据权利要求30所述的栅极驱动电路，其特征在于，所述第七控制模块包括第三十七晶体管，所述第三十七晶体管的控制端连接至所述第五控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第一上拉节点；所述第八控制模块包括第三十八晶体管，所述第三十八晶体管的控制端电连接至所述第五控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第二上拉节点。