一种移位寄存器、GOA电路及其驱动方法、显示装置与流程

本发明属于显示技术领域，具体涉及一种移位寄存器、GOA电路及其驱动方法、显示装置。

背景技术：

阵列基板行驱动(Gate Driver on Array，GOA)驱动电路是利用液晶显示器阵列制程将行(Gate)扫描驱动信号电路制作在阵列基板上来实现对像素单元的逐行驱动扫描。GOA驱动电路不仅能够减少外接集成电路的焊接工序，提高集成度，还可以提升产能降低生产成本，是中小尺寸液晶显示产品(例如手机)的首选。

发明人发现现有技术中至少存在如下问题：近年来，随着LCD面板尺寸越来越大，集成化程度越来越高，电路结构越来越复杂，降低功耗、增加系统稳定性方面的需求也随之增加。现有技术中GOA驱动电路的稳定性、低功耗等问题需要进一步提高。

技术实现要素：

本发明针对现有的GOA驱动电路的稳定性、低功耗等问题需要进一步提高的问题，提供一种移位寄存器、GOA电路及其驱动方法、显示装置。

解决本发明技术问题所采用的技术方案是：

一种移位寄存器，包括：多个输入模块，多个输出模块，与每个输入模块对应的第一复位模块，第一降噪模块，第二降噪模块，以及第二复位模块6；其中，

每个输入模块均连接上拉节点和与各自对应的信号输入端，用于在信号输入端所输入的信号的控制下，对所述上拉节点进行充电；

每个输出模块均连接所述上拉节点、与各自对应的信号输出端、与各自对应的第一时钟控制信号端、以及与各自对应的第一复位模块，用于在所述上拉节点的电位的控制下，将所述第一时钟控制信号端所输入的信号通过所述信号输出端进行输出；

每个第一复位模块连接下拉节点、低电平端、与各自对应的信号输出端，用于在下拉节点的电位的控制下，通过低电平端所输入的信号将信号输出端的电位拉低；

所述第一降噪模块连接低电平端、下拉节点、上拉节点，用于在下拉节点的电位的控制下，通过低电平端所输入的信号对上拉节点进行降噪；

所述第二降噪模块连接下拉节点、上拉节点、低电平端，以及各个信号输出端，用于在各个信号输出端所输入的信号和所述上拉节点的电位的控制下，通过低电平端所输入的信号对下拉节点进行降噪；

所述第二复位模块连接第四时钟信号输入端和下拉节点，用于在第四时钟信号输入端所输入的信号控制下，控制下拉节点电位；

所述上拉节点为各个输入模块与各个输出模块之间的连接节点；下拉节点为第一复位模块与第二降噪模块之间的连接节点。

优选的是，所述移位寄存器包括两个输入模块，每个输入模块包括第一晶体管，所述第一晶体管的控制极和第一级连接输入模块对应的信号输入端，所述第一晶体管的第二级连接上拉节点。

优选的是，所述移位寄存器包括两个输出模块，每个输出模块包括第二晶体管和第一电容；

所述第二晶体管的控制极连接上拉节点；所述第二晶体管的第二极连接信号输出端，所述第二晶体管的第一极连接第一时钟控制信号端，以及第一复位模块；

所述第一电容的第一端连接上拉节点，所述第一电容的第二端连接信号输出端。

优选的是，所述第一复位模块包括第三晶体管，所述第三晶体管的控制极连接下拉节点，第三晶体管的第一极连接信号输出端；所述第三晶体管的第二极连接低电平端。

优选的是，所述第一降噪模块包括第六晶体管；

所述第六晶体管的控制极连接下拉节点，所述第六晶体管的第一极连接上拉节点，所述第六晶体管的第二极连接低电平端。

优选的是，所述第二复位模块包括第七晶体管；

所述第七晶体管的控制极和第二极连接第四时钟信号输入端，所述第七晶体管的第二极连接下拉节点。

优选的是，所述第二降噪模块包括第四晶体管、第五晶体管和第三电容；

所述第四晶体管的控制极连接信号输出端，所述第四晶体管的第一极连接下拉节点，所述第四晶体管的第二极连接低电平端；

所述第五晶体管的控制极连接上拉节点，所述第五晶体管的第一极连接下拉节点，所述第五晶体管的第二极连接低电平端；

所述第三电容的第一端连接下拉节点，所述第三电容的第二端连接低电平端。

本发明还提供一种GOA电路，包括多个级联的移位寄存器，所述移位寄存器为上述的移位寄存器。

本发明还提供一种上述GOA电路的驱动方法，所述输入模块包括第一输入模块，第二输入模块，所述输出模块包括第一输出模块，第二输出模块，所述方法包括：

在第一阶段，第一输入模块在第一信号输入端所输入的信号的控制下，对所述上拉节点进行充电；所述第二复位模块在第四时钟信号输入端所输入的信号的控制下将下拉结点电位拉低；所述第二降噪模块在上拉节点的电位的控制下，通过低电平端所输入的信号对下拉节点进行降噪；第一信号输出端输出低电平信号；第二信号输出端输出低电平信号；

在第二阶段，所述第一输出模块在所述上拉节点的电位的控制下，将所述第一时钟控制信号端所输入的信号通过第一信号输出端进行输出；所述第二降噪模块在第一信号输出端所输入的信号的控制下，通过低电平端所输入的信号对下拉节点进行降噪；所述第一信号输出端输出高电平信号；所述第二信号输出端输出低电平信号；

在第三阶段，所述第二输出模块在所述上拉节点的电位的控制下，将第二时钟控制信号端所输入的信号通过第二信号输出端进行输出；所述第二降噪模块在第二信号输出端所输入的信号的控制下，通过低电平端所输入的信号对下拉节点进行降噪；所述第一信号输出端输出低电平信号；所述第二信号输出端输出高电平信号；

在第四阶段，所述第二输出模块在所述上拉节点的电位的控制下，将第三时钟控制信号端所输入的信号通过第二信号输出端进行输出；所述第二降噪模块在上拉节点的电位的控制下，通过低电平端所输入的信号对下拉节点进行降噪；所述第一信号输出端输出高电平信号；所述第二信号输出端输出低电平信号；

在第五阶段，所述第二复位模块在第四时钟信号输入端所输入的信号的控制下，将下拉结点电位拉高；所述第一复位模块在下拉节点的电位的控制下，通过低电平端所输入的信号将第一信号输出端、第二信号输出端的电位拉低。

本发明还提供一种显示面板，包括上述的移位寄存器。

本发明还提供一种显示装置，包括上述的显示面板。

本发明的移位寄存器包括多个输入模块、多个输出模块、第一降噪模块、以及第二降噪模块；其中，多个输出模块使得移位寄存器具有多个输出控制点，这样可以控制多行栅线的开关，增加单级移位寄存器的驱动控制能力，还可以有效得节省移位寄存器的排布空间；此外多个输出模块分别通过降噪模块反馈来控制下拉节点，明显增加了电路的抗噪声能力，使得输出更加平稳；大大提高面板良率。本发明的移位寄存器适用于各种显示装置。

附图说明

图1为本发明的实施例1的移位寄存器的结构示意图；

图2为本发明的实施例2的移位寄存器的电路示意图；

图3为本发明的实施例3的GOA电路示意图；

图4为本发明的实施例3的GOA电路时序图；

其中，附图标记为：1、输入模块；2、输出模块；3、第一复位模块；4、第一降噪模块；5、第二降噪模块；6、第二复位模块。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。

实施例1：

本实施例提供一种移位寄存器，如图1所示，包括：多个输入模块1，多个输出模块2，与每个输入模块1对应的第一复位模块3，第一降噪模块4，第二降噪模块5，以及第二复位模块6。

其中，本实施例中以两个输入模块1，两个输出模块2进行说明，三个或者更多个输入模块1、输出模块2的情况与本实施例类似。

每个输入模块1均连接上拉节点PU和与各自对应的信号输入端Input1、Input2，用于在信号输入端所输入的信号的控制下，对所述上拉节点PU进行充电；

每个输出模块2均连接所述上拉节点PU、与各自对应的信号输出端OUT1、OUT2、与各自对应的第一时钟控制信号端CK1、CK2以及与各自对应的第一复位模块3，用于在所述上拉节点PU的电位的控制下，将所述第一时钟控制信号端CK1、CK2所输入的信号通过所述信号输出端OUT1、OUT2进行输出；

每个第一复位模块3连接下拉节点PD、低电平端VGL、与各自对应的信号输出端OUT1、OUT2，用于在下拉节点PD的电位的控制下，通过低电平端VGL所输入的信号将信号输出端OUT1、OUT2的电位拉低；

所述第一降噪模块4连接低电平端VGL、下拉节点PD、上拉节点PU，用于在下拉节点PD的电位的控制下，通过低电平端VGL所输入的信号对上拉节点PU进行降噪；

所述第二降噪模块5连接下拉节点PD、上拉节点PU、低电平端VGL，以及各个信号输出端OUT1、OUT2，用于在各个信号输出端OUT1、OUT2所输入的信号和所述上拉节点PU的电位的控制下，通过低电平端VGL所输入的信号对下拉节点PD进行降噪；

所述第二复位模块6连接第四时钟信号CK4输入端和下拉节点PD，用于在第四时钟信号输入端CK4所输入的信号控制下，控制下拉节点PD电位；

所述上拉节点PU为各个输入模块1与各个输出模块2之间的连接节点；下拉节点PD为第一复位模块3与第二降噪模块5之间的连接节点。

本实施例的移位寄存器包括多个输入模块、多个输出模块、第一降噪模块、以及第二降噪模块；其中，多个输出模块使得移位寄存器具有多个输出控制点，这样可以控制多行栅线的开关，增加单级移位寄存器的驱动控制能力，还可以有效得节省移位寄存器的排布空间；此外多个输出模块分别通过降噪模块反馈来控制下拉节点，明显增加了电路的抗噪声能力，使得输出更加平稳；大大提高面板良率。

实施例2：

本实施例提供一种移位寄存器，如图2所示，包括：两个输入模块1，两个输出模块2，与每个输入模块1对应的第一复位模块3，第一降噪模块4，第二降噪模块5，以及第二复位模块6。

其中，图2中左上方的为第一个输入模块1，左下方的为第二个输入模块1，中上部为第一个输出模块2，右上方的为第二个输出模块2。

本实施例的移位寄存器中具有四个时钟控制信号端CK1、CK2、CK3、CK4，其中CK1、CK2、CK3、CK4为依次相差1/4个周期的时钟信号。

每个输入模块1包括第一晶体管，所述第一晶体管的控制极和第一级连接输入模块1对应的信号输入端Input1，所述第一晶体管的第二级连接上拉节点PU。

具体的，图2中的M1、M11均为第一晶体管，M11为第一个输入模块1的第一晶体管，M1为第二个输入模块1的第一晶体管。

优选的是，每个输出模块2包括第二晶体管和第一电容；

具体的，图2中的M2、M9均为第二晶体管，M2为第一个输出模块2的第二晶体管，M9为第二个输出模块2的第二晶体管。图2中的C1、C2均为第一电容，C1为第一个输出模块2的第一电容，C2为第二个输出模块2的第一电容。

所述第二晶体管的控制极连接PU节点；所述第二晶体管的第二极连接信号输出端，所述第二晶体管的第一极连接第一时钟控制信号端CK1，以及第一复位模块3；

具体的，M2连接Out1，M9连接Out2。

所述第一电容C1、C2的第一端连接PU节点，所述第一电容的第二端连接信号输出端。

优选的是，所述第一复位模块3包括第三晶体管，所述第三晶体管的控制极连接下拉节点PD，第三晶体管的第一极连接信号输出端；所述第三晶体管的第二极连接低电平端。

具体的，M3、M8均为第三晶体管，M3对应第一个输出模块2，其作为第一个输出模块2的第一复位模块3，M8对应第二个输出模块2，其作为第二个输出模块2的第一复位模块3。M3连接Out1，M8连接Out2。

优选的是，所述第一降噪模块4包括第六晶体管M6；

所述第六晶体管的控制极连接下拉节点PD，所述第六晶体管的第一极连接上拉节点PU，所述第六晶体管的第二极连接低电平端VGL。

优选的是，所述第二复位模块包括第七晶体管；

所述第七晶体管的控制极和第二极连接第四时钟信号输入端CK4，所述第七晶体管的第二极连接下拉节点PD。

优选的是，所述第二降噪模块5包括第四晶体管(M4和M10)、第五晶体管M5和第三电容C3；

所述第四晶体管的控制极连接信号输出端，所述第四晶体管的第一极连接下拉节点PD，所述第四晶体管的第二极连接低电平端VGL；

具体的，M4与M10均为第四晶体管，M4连接Out1，M10连接Out2。

所述第五晶体管M5的控制极连接上拉节点PU，所述第五晶体管M5的第一极连接下拉节点PD，所述第五晶体管M5的第二极连接低电平端VGL；

所述第三电容C3的第一端连接下拉节点PD，所述第三电容的第二端连接低电平端VGL。

实施例3：

本实施例提供一种GOA电路，包括多个级联的上述实施例的移位寄存器。

GOA级联见图3，奇数级的移位寄存器，如1级移位寄存器由CK1、CK2、CK4时钟控制信号端控制；偶数级的移位寄存器，如2级移位寄存器由CK3、CK4、CK2时钟控制信号端控制；依此类推。图2中Input1为上级的输出信号N-1，Input2为下级输出的信号N+2。Out1为本级第一输出信号N，Out2为本级第二输出信号N+1。

本实施例还提供一种上述GOA电路的驱动方法，参见图4，所述方法包括：

在第一阶段t1，第一个输入模块1在第一信号输入端Input1所输入的信号的控制下，对所述上拉节点PU进行充电；所述第二复位模块6在第四时钟信号输入端CK4所输入的信号的控制下将下拉结点电位拉低；所述第二降噪模块5在上拉节点PU的电位的控制下，通过低电平端VGL所输入的信号对下拉节点PD进行降噪；所述第一输出模块2输出低电平信号；

也就是说，该阶段Input1(N-1)为高电平，CK1、CK2、CK3为低电平，CK4为高电平，M11打开，Input1(N-1)通过M11，给C1充电，同时给C2充电；PU→变为高电平→M5打开→C3开始放电，PD被拉为低电平。M2打开，CK1与Out1(N)联通，Out1(N)保持低电平；M9打开，CK2与Out2(N+1)联通，Out2(N+1)保持低电平。

在第二阶段t2，所述第一输出模块2在所述上拉节点PU的电位的控制下，将所述第一时钟控制信号端CK1所输入的信号通过第一信号输出端Out1进行输出；所述第二降噪模块5在第一信号输出端Out1所输入的信号的控制下，通过低电平端VGL所输入的信号对下拉节点PD进行降噪；

也就是说，该阶段Input(N-1)变为低电平，CK1变为高电平，CK2、CK3、CK4为低电平，M11关闭，其中，C1、C2电容有效得保证了PU的高电位和自举；Out1(N)随CK1变化，变为高电平，Out2(N+1)保持低电平；Out1(N)通过M4反馈，增加输出稳定性。

在第三阶段t3，所述第二输出模块2在所述上拉节点PU的电位的控制下，将所述第二时钟控制信号端CK2所输入的信号通过第二信号输出端Out2进行输出；所述第二降噪模块5在第二信号输出端Out2所输入的信号的控制下，通过低电平端VGL所输入的信号对下拉节点PD进行降噪；

也就是说，该阶段CK1变为低电平，CK2变为高电平，CK3、CK4为低电平，Out1(N)随CK1变化，变为低电平，Out2(N+1)随CK2变化，变为高电平；Out2(N+1)通过M10反馈，增加输出稳定性。

在第四阶段t4，所述第二输出模块2在所述上拉节点PU的电位的控制下，将所述第三时钟控制信号端CK3所输入的信号通过第二信号输出端Out2进行输出；所述第二降噪模块5在上拉节点PU的电位的控制下，通过低电平端VGL所输入的信号对下拉节点PD进行降噪；

也就是说，该阶段CK1为低电平，CK2为低电平，CK3为高电平，CK4为低电平，Input2(N+2)为高电平，M1打开，Input2(N+12)通过M1，继续给C1、C2充电；PU→继续维持高电平→M5继续保持打开，确保PD继续被拉为低电平。

在第五阶段t5，所述第二复位模块6在第四时钟信号输入端CK4所输入的信号的控制下，将下拉结点电位拉高；所述第一复位模块3在下拉节点PD的电位的控制下，通过低电平端VGL所输入的信号将第一信号输出端Out1、第二信号输出端Out2的电位拉低。

也就是说，该阶段Input2(N+2)变为低电平，CK1，CK2，CK3为低电平，CK4为高电平，M1关闭，M7打开，CK4通过M7，继续给C3充电；PD→变为高电平→M6打开→C1、C2通过M6放电，PU被拉为低电平→M2、M9关闭，M3、M8打开，确保Out1(N)和Out2(N+1)继续输出低电平。

实施例4：

本实施例提供一种显示面板，包括上述实施例的移位寄存器。

实施例5：

本实施例提供了一种显示装置，其包括上述任意一种显示面板。所述显示装置可以为：液晶显示面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

显然，上述各实施例的具体实施方式还可进行许多变化；例如：上述实施例中举例说明了两个输出模块的情况，三个或者更多个输出模块的情况与上述实施例的实施方式类似。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。