一种栅极驱动电路及其驱动方法与流程

本发明属于显示控制技术领域，具体地说，尤其涉及一种栅极驱动电路及其驱动方法。

背景技术：

随着平板显示技术的发展，高分辨率、高对比度、高刷新速率、窄边框、薄型化已成为平板显示的发展趋势。目前，液晶面板仍为平板显示的主流产品。为了实现液晶面板的窄边框、薄型化和低成本，goa(gatedriveronarray，阵列基板行驱动技术)的开发与应用已相对成熟。

现有技术中，显示面板的goa电路一般仅能通过第g(n+2)级栅极驱动电路输出的的高电位扫描信号才能实现q(n)点复位功能。如果g(n+2)输出异常时，goa电路第n级的q(n)点就不能被复位而影响下一帧的正常显示。有时，这种异常还会使得栅极输出产生多脉冲波形，进而启动过流保护功能而自动关机。

技术实现要素：

为解决以上问题，本发明提供了一种栅极驱动电路及其驱动方法，用以保证不会因goa控制信号的异常而影响面板正常驱动。

根据本发明的一个方面，提供了一种栅极驱动电路，包括：

上拉控制模块，用于在向上间隔一级扫描启动信号控制下，输入向上间隔一级扫描信号；

上拉模块，用于在所述上拉控制模块输出的向上间隔一级扫描信号控制下，输入时钟信号以产生本级扫描信号；

下拉模块，用于在向下间隔一级时钟信号的控制下，拉低所述上拉控制模块的输出端电位和本级扫描信号电位；

下拉维持模块，用于在所述上拉控制模块的输出端电位和外加信号控制下保持所述上拉控制模块的输出端电位和本级扫描信号电位均处于预定低电位。

根据本发明的一个实施例，所述上拉控制模块包括：

第一晶体管，其栅极用于输入向上间隔一级扫描启动信号，源极用于输入向上间隔一级扫描信号，漏极连接所述上拉模块。

根据本发明的一个实施例，所述上拉模块包括：

第二晶体管，其栅极连接所述第一晶体管的漏极，源极用于输入时钟信号，漏极用于输出本级扫描信号。

根据本发明的一个实施例，所述下拉模块包括：

第三晶体管，其栅极用于输入向下间隔一级时钟信号，源极连接所述第二晶体管的的漏极，漏极连接所述预定低电位；

第四晶体管，其栅极用于输入向下间隔一级时钟信号，源极连接所述第二晶体管的栅极，漏极连接所述预定低电位。

根据本发明的一个实施例，所述下拉维持模块包括第一下拉维持子模块，所述第一下拉维持子模块包括：

第五晶体管，其栅极用于输入第一外加信号，源极连接其栅极；

第六晶体管，其栅极连接所述上拉控制模块的输出端，源极连接所述第五晶体管的漏极，漏极连接所述预定低电位；

第七晶体管，其栅极连接所述第五晶体管的漏极，源极连接所述第五晶体管的源极；

第八晶体管，其栅极连接所述上拉控制模块的输出端，源极连接所述第七晶体管的漏极，漏极连接所述预定低电位；

第九晶体管，其栅极连接所述第七晶体管的漏极，源极连接所述上拉控制模块的输出端，漏极连接所述预定低电位；

第十晶体管，其栅极连接所述第七晶体管的漏极，源极连接所述上拉模块的输出端及通过耦合电容连接所述上拉控制模块的输出端，漏极连接所述预定低电位。

根据本发明的一个实施例，所述下拉维持模块包括第二下拉维持子模块，所述第二下拉维持子模块包括：

第十一晶体管，其栅极用于输入第二外加信号，源极连接其栅极，所述第二外加控制信号和所述第一外加控制信号交替驱动对应的下拉维持模块进行工作；

第十二晶体管，其栅极连接所述上拉控制模块的输出端，源极连接所述第十一晶体管的漏极，漏极连接所述预定低电位；

第十三晶体管，其栅极连接所述第十一晶体管的漏极，源极连接所述第十一晶体管的源极；

第十四晶体管，其栅极连接所述上拉控制模块的输出端，源极连接所述第十三晶体管的漏极，漏极连接所述预定低电位；

第十五晶体管，其栅极连接所述第十三晶体管的漏极，源极连接所述上拉控制模块的输出端，漏极连接所述预定低电位；

第十六晶体管，其栅极连接所述第十三晶体管的漏极，源极连接所述上拉模块的输出端及通过耦合电容连接所述上拉控制模块的输出端，漏极连接所述预定低电位。

根据本发明的一个实施例，还包括复位模块，所述复位模块包括第十七晶体管，

所述第十七晶体管的栅极用于输入复位信号，源极连接所述上拉控制模块的输出端，漏极连接所述预定低电位。

根据本发明的一个实施例，还包括扫描启动信号产生模块，所述扫描启动信号产生模块包括第十八晶体管，

所述第十八晶体管的栅极连接所述上拉控制模块的输出端，源极用于输入所述时钟信号，漏极用于输出本级扫描启动信号。

根据本发明的一个实施例，所述时钟信号由占空比为1/4、依次延迟1/8时钟周期的8个子时钟方波信号组成。

根据本发明的另一个方面，还提供了一种用于驱动栅极驱动电路的方法，包括：

向上拉控制模块施加向上间隔一级扫描启动信号，以使得向上间隔一级扫描信号经所述上拉控制模块输出；

上拉模块在所述上拉控制模块输出的向上间隔一级扫描信号控制下，以使得时钟信号通过所述上拉模块输出以产生本级扫描信号；

向下拉模块施加向下间隔一级时钟信号，以拉低所述上拉控制模块的输出端电位和本级扫描信号电位至预定低电位；

向下拉维持模块施加外加信号，并在所述上拉控制模块的输出端的预定低电位配合下，保持所述上拉控制模块的输出端电位和本级扫描信号电位均处于所述预定低电位。

本发明的有益效果：

本发明通过通过采用时钟信号ck下拉q(n)点电位，而不采用扫描信号，可保证不会因goa控制信号的异常而影响面板正常驱动。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要的附图做简单的介绍：

图1是根据本发明的一个实施例的栅极驱动电路结构示意图；

图2是对应图1的栅极驱动电路输出时序；

图3是根据本发明的一个实施例的用于驱动图1所示电路的方法流程图。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。

本发明提供了一种栅极驱动电路，通过采用时钟信号将q点电位拉低，可以保证不会因扫描信号异常而影响面板正常驱动。如图1所示为根据本发明的一个实施例的第g(n)级栅极驱动电路结构示意图，以下参考图1，以相邻的g(n-2)、g(n)和g(n+2)级栅极驱动电路为例来对本发明进行详细说明。g(n-2)、g(n)和g(n+2)……用于驱动奇数序列或偶数序列栅线，由一栅极驱动电路输出对应的扫描信号；g(n-1)、g(n+1)和g(n+3)……用于驱动对应的偶数序列或奇数序列栅线，由另一栅极驱动电路输出对应的扫描信号。

如图1所示，该栅极驱动电路包括上拉控制模块11、上拉模块12、下拉模块13和下拉维持模块14。其中，上拉控制模块11用于在向上间隔一级扫描启动信号st(n-2)控制下，输入向上间隔一级扫描信号g(n-2)。也就是说，g(n)级栅极驱动电路是在其上间隔一级栅极驱动电路g(n-2)级栅极驱动电路的控制下开始工作的。上拉控制模块11的输出端通常标识为q(n)点，其主要用于在st(n-2)控制下，将向上间隔一级扫描信号g(n-2)输出至q(n)点。

上拉模块12用于在上拉控制模块11输出的q(n)点向上间隔一级扫描信号g(n-2)控制下，输入时钟信号ck，以产生本级扫描信号g(n)。

下拉模块13用于在向下间隔一级时钟信号ck(n+2)的控制下，拉低上拉控制模块11的输出端电位和本级扫描信号电位g(n)。如图3所示，在输出g(n)级扫描信号时，上拉模块12输入时钟信号ck1，此时下拉模块13由时钟信号ck3控制。在上拉模块12输入时钟信号ck2，此时下拉模块13由时钟信号ck4控制，依次类推至上拉模块12输入时钟信号ck7和ck8时，返回由时钟信号ck1和ck2控制。

下拉维持模块14用于在上拉控制模块11的输出端电位和外加信号lc控制下，保持上拉控制模块11的输出端电位和本级扫描信号g(n)的电位均处于预定低电位vss。也就是说，在下拉模块13将上拉控制模块11的输出端电位和本级扫描信号电位拉低至预定低电位vss后，下拉维持模块14在上拉控制模块11的输出端电位和外加信号lc控制下保持上拉控制模块的输出端电位和本级扫描信号电位均处于预定低电位vss。

在本发明中，该栅极驱动电路中的下拉模块13采用向下间隔一级时钟信号ck(n+2)控制，而不采用g(n+2)进行控制，则在g(n+2)输出异常时，q(n)通过ck信号被拉低。即使g(n+2)信号发生异常，在下一帧画面刷新时，栅极驱动电路仍能正常工作。

在本发明的一个实施例中，该上拉控制模块11包括第一晶体管t11，其栅极用于输入向上间隔一级扫描启动信号ck(n-2)，源极用于输入向上间隔一级扫描信号g(n-2)，漏极连接上拉模块12。具体工作时，第g(n-2)级栅极驱动电路输出的扫描启动信号st(n-2)使得第一晶体管t11打开，第g(n-2)级栅极驱动电路输出的扫描信号g(n-2)通过第一晶体管t11到达上拉模块，进而控制上拉模块12产生本级扫描信号g(n)。

在本发明的一个实施例中，该上拉模块12包括第二晶体管t21，其栅极连接第一晶体管t11的漏极，源极用于输入时钟信号ck，漏极用于输出本级扫描信号g(n)。具体工作时，上拉控制模块11输出的扫描启动信号st(n-2)打开第二晶体管t21，时钟信号ck由第二晶体管t21的源极输出至漏极，从而得到本级扫描信号g(n)。

在本发明的一个实施例中，该下拉模块13包括第三晶体管t31和第四晶体管t41。其中，第三晶体管t31的栅极用于输入向下间隔一级时钟信号ck，源极连接第二晶体管t21的的漏极，漏极连接预定低电位vss。第四晶体管t41的栅极用于输入向下间隔一级时钟信号ck，源极连接第二晶体管t21的栅极，漏极连接预定低电位vss。具体工作时，在向下间隔一级时钟信号ck为高电位时，第三晶体管t31和第四晶体管t41均打开，预定低电位vss通过第三晶体管t31连通上拉控制模块11的输出端，通过第四晶体管t41连通上拉模块12的输出端，从而将q(n)和g(n)的电位拉至预定低电位vss。例如，

由于向下间隔一级时钟信号ck只在该级栅极驱动电路输出扫描信号时为高电平，其余时间为低电平，为保证本级栅极驱动电路在不输出扫描信号时q(n)和g(n)的电位保持预定低电位，需设置下拉维持模块来保持q(n)和g(n)处于低电位。在本发明的一个实施例中，该下拉维持模块14包括包括第一下拉维持子模块141。该第一下拉维持子模块141包括第五晶体管t51，其栅极用于输入第一外加信号lc1，源极连接其栅极。第六晶体管t52的栅极连接上拉控制模块11的输出端，源极连接第五晶体管t51的漏极，漏极连接预定低电位vss。第七晶体管t53的栅极连接第五晶体管t51的漏极，源极连接第五晶体管t51的源极。第八晶体管t54栅极连接上拉控制模块11的输出端，源极连接第七晶体管t53的漏极，漏极连接预定低电位vss。第九晶体管t42的栅极连接第七晶体管t53的漏极，源极连接上拉控制模块11的输出端，漏极连接预定低电位vss。第十晶体管t32的栅极连接第七晶体管t53的漏极，源极连接上拉模块12的输出端及通过耦合电容cb连接上拉控制模块11的输出端，漏极连接预定低电位vss。

具体的，在输出第g(3)级扫描信号时，处于高电位的高电位g(3)扫描信号将q(1)和g(1)点电位拉低至vss。此时，第六晶体管t52和第八晶体管t54关闭。施加高电位第一外加信号lc1，第五晶体管t51和第七晶体管t53打开，进而使得第九晶体管t42打开使得q(1)连接至预定低电位vss，使得第十晶体管t32打开使得g(1)连接至预定低电位vss。这样就可以使q(1)和g(1)一直保持预定低电位，直到输出高电位g(1)扫描信号。另外，在输出高电位g(1)扫描信号时，第六晶体管t52和第八晶体管t54打开，使得第九晶体管t42和第十晶体管t32关闭，第一下拉维持子模块141不发挥作用。

在本发明的一个实施例中，该下拉维持模块14包括第二下拉维持子模块142。该第二下拉维持子模块142包括第十一晶体管t61、第十二晶体管t62、第十三晶体管t63、第十四晶体管t64、第十五晶体管t43和第十六晶体管t33。第十一晶体管t61，其栅极用于输入第二外加信号lc2，源极连接其栅极，第二外加控制信号lc2和第一外加控制信号lc1交替驱动对应的下拉维持模块进行工作。第十二晶体管t62的栅极连接上拉控制模块11的输出端，源极连接第十一晶体管t51的漏极，漏极连接预定低电位vss。第十三晶体管t63的栅极连接第十一晶体管t51的漏极，源极连接第十一晶体管t51的源极。第十四晶体管t64的栅极连接上拉控制模块12的输出端，源极连接第十三晶体管t63的漏极，漏极连接预定低电位vss。第十五晶体管t43的栅极连接第十三晶体管t63的漏极，源极连接上拉控制模块11的输出端，漏极连接预定低电位vss。第十六晶体管t33的栅极连接第十三晶体管t63的漏极，源极连接上拉模块11的输出端及通过耦合电容cb连接上拉控制模块11的输出端，漏极连接预定低电位vss。lc1和lc2是周期为200倍帧周期、占空比为1/2的低频信号。lc1和lc2相位相差1/2周期，lc1驱动第一下拉维持子模块141，lc2驱动第二下拉维持子模块142工作，第一下拉维持子模块141和第二下拉维持子模块142交替进行工作。第二下拉维持子模块142的工作过程与第一下拉维持子模块141相同，此处不加赘述。

在本发明的一个实施例中，该栅极驱动电路还包括复位模块15。该复位模块15包括第十七晶体管t71。该第十七晶体管t71的栅极用于输入复位信号，源极连接上拉控制模块11的输出端，漏极连接预定低电位vss。该第十七晶体管t71用于在外加控制信号reset时，对q(n)点电位进行复位。

在本发明的一个实施例中，该栅极驱动电路还包括扫描启动信号产生模块16。该扫描启动信号产生模块16包括第十八晶体管t22，该第十八晶体管t22的栅极连接上拉控制模块11的输出端，源极用于输入时钟信号ck，漏极用于输出本级扫描启动信号st(n)。

现有技术中，栅极驱动电路中通常采用占空比为1/2的4个子时钟方波信号。但是，在本发明中采用占空比1/4、依次延迟1/8时钟周期的8个子时钟方波信号组成的时钟信号，如图2所示。这样可以减少每根ck的线路负载，降低错充风险。同时，采用方波信号下拉可提升下拉模块中的薄膜晶体管依赖性，延长其工作寿命。另外，通过方波信号ck下拉q(n)点，可提升信号的抗干扰能力，不至于因为某一行的瞬间输出异常而影响下一帧画面的输出。

根据本发明的另一个方面，还提供了一种用于驱动以上所述栅极驱动电路的方法，包括如图3所示的几个步骤，其对应的时序图参见图2。

首先，在步骤s110中，向上拉控制模块11施加向上间隔一级扫描启动信号，以使得向上间隔一级扫描信号经该上拉控制模块11输出。在对应g1(1)级栅极驱动电路时，由于无向上间隔一级扫描启动信号，一般施加一启动信号stv来使g1(1)级栅极驱动电路开始工作。

接着，在步骤s120中，上拉模块12在上拉控制模块11输出的向上间隔一级扫描信号控制下，以使得时钟信号通过该上拉模块输出以产生本级扫描信号。

接着，在步骤s130中，向下拉模块13施加向下间隔一级时钟信号，以拉低上拉控制模块的输出端电位和本级扫描信号电位至预定低电位。

接着，在步骤s140中，向下拉维持模块14施加外加信号，并在上拉控制模块11的输出端的预定低电位配合下，保持上拉控制模块22的输出端电位和本级扫描信号电位均处于预定低电位。

虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。