阵列基板行驱动单元的发射电路及阵列基板行驱动单元的制作方法

本实用新型涉及显示技术领域，特别是涉及阵列基板行驱动单元的发射电路和阵列基板行驱动单元。

背景技术：

阵列基板行驱动单元即GOA(Gate driver On Array)单元，用于驱动有机发光二极管(Organic Light-Emitting Diode，OLED)进行工作，每个GOA单元电路驱动至少一行像素。阵列基板行驱动单元包括两个单独的部分，分别是SCAN(扫描)电路和EM(EMISSION，发射)电路，分别提供扫描信号和发射信号。发射信号用于在打开行像素上的薄膜晶体管时，让数据信号正确读入，禁止OLED在读入数据、初始化的过程中发光。

理想的EM信号如图1所示，波形在高电平阶段和低电平阶段都保持稳定的电压。实际测试EM输出波形时，有时候会观察到如图2所示的EM波形，出现低电平波动，低电平波动导致功耗增大。

技术实现要素：

基于此，有必要提供一种阵列基板行驱动单元的发射电路，能够使发射电路的在低电平阶段保持稳定的电压。

一种阵列基板行驱动单元的发射电路，包括：

第一时钟信号端、第二时钟信号端、使能信号端、高电平端、低电平端、发射信号输出端、第一信号处理器、第二信号处理器和第三信号处理器；

所述第一信号处理器连接第一时钟信号端、使能信号端和低电平端；接收第一电压并响应第一子控制信号和第二子控制信号而产生第一信号和第二信号；

所述第二信号处理器连接所述第一信号处理器、第二时钟信号端和高电平端；接收第二电压并响应于第三子控制信号、第一信号和第二信号而产生第三信号和第四信号，第二电压的电平高于第一电压的电平；

所述第三信号处理器连接所述第二信号处理器、第二时钟信号端、高电平端、发射信号输出端；接收第一电压和第二电压并响应于第三信号和第四信号而产生发射控制信号；

所述第二信号处理器包括：第一晶体管、第二晶体管和第一电容；

第一晶体管的漏极连接第二时钟信号端，栅极连接第一节点，源极连接第二节点；

第二晶体管的源极连接第二节点，栅极连接第二时钟信号端，漏极连接第三节点；

所述第三信号处理器包括第三晶体管和第四晶体管；

所述第三晶体管的栅极连接第三节点，源极连接高电平端，漏极连接发射信号输出端；

所述第四晶体管的栅极连接第四节点，源极连接发射信号输出端，漏极连接低电平端。

在一个实施例中，所述第一信号处理器包括第五晶体管、第六晶体管和双栅晶体管；

所述第五晶体管的栅极连接第一时钟信号端，源极连接第四节点，漏极连接使能信号端；

所述双栅晶体管的栅极连接第四节点，源极连接第一时钟信号端，漏极连接第一节点；

所述第六晶体管的源极连接第一节点，栅极连接第一时钟信号端，漏极连接低电平端；

在一个实施例中，所述第二信号处理器还包括：第七晶体管和第八晶体管；

所述第七晶体管的栅极连接第二时钟信号端，源极连接第八晶体管的源极，漏极连接第四节点；

所述第八晶体管的栅极连接第一节点，源极连接所述第七晶体管的源极；漏极连接高电平端。

在一个实施例中，所述第一电容的一端连接第一节点，另一端连接第二节点。

在一个实施例中，第三信号处理器还包括第二电容，所述第二电容的一端连接第三节点，另一端连接高电平端。

在一个实施例中，所述第三信号处理器还包括第三电容，所述第三电容的一端连接第四晶体管的栅极，另一端连接第二时钟信号端。

在一个实施例中，各晶体管采用薄膜晶体管。

一种阵列基板行驱动单元，包括N级上述的阵列基板行驱动单元的发射电路。

在一个实施例中，第一级发射电路的第一信号处理器接收开始信号作为第一子控制信号，第二级发射电路至第N级发射电路的第一信号处理器接收从前一级输出的发射控制信号作为第一子控制信号，奇数级的发射电路的第一信号处理器接收第一时钟信号作为第二子控制信号，偶数级的发射电路的第二信号处理器接收第二时钟信号作为第二子控制信号，奇数级的发射电路的第二信号处理器接收第二时钟信号作为第三子控制信号，偶数级的发射电路的第二信号处理器接收第一时钟信号CK1作为第三子控制信号。

上述的阵列基板行驱动单元的发射电路及阵列基板行驱动单元，通过利用第一晶体管和第一电容形成自举升压电路，将原第二时钟信号的电压抬高，从而抬高了第三晶体管的栅级电压，高于第三晶体管的源极电压，从而第三晶体管截止，减小漏电电流，切断高电平端，保持EM低电平稳定，使阵列基板行驱动单元的发射电路在低电平阶段保持稳定的电压。

附图说明

图1为阵列基板行驱动单元的理想的EM波形的波形示意图；

图2为现有技术中阵列基板行驱动单元实际输出的EM波形的波形示意图；

图3为一个实施例的阵列基板行驱动单元的发射电路的电路原理图；

图4为采用本实用新型的阵列基板行驱动单元的发射电路的EM波形的波形示意图。

具体实施方式

一种阵列基板行驱动单元的发射电路，如图3所示，包括：第一时钟信号端CK1、第二时钟信号端CK2、使能信号端STP、高电平端VGH、低电平端 VGL、发射信号输出端EM、第一信号处理器101、第二信号处理器102和第三信号处理器103。

第一信号处理器101连接第一时钟信号端CK1、使能信号端STP和低电平端VGL，接收第一电压，并响应第一子控制信号和第二子控制信号而产生第一信号和第二信号。

第二信号处理器102连接第一信号处理器101、第二时钟信号端CK2和高电平端VGH，接收第二电压并响应于第三子控制信号、第一信号和第二信号而产生第三信号和第四信号，第二电压的电平高于第一电压的电平。

第三处理器103连接第二信号处理器102、第二时钟信号端CK2、高电平端 VGH、发射信号输出端EM，接收第一电压和第二电压并响应于第三信号和第四信号而产生发射控制信号。阵列基板行驱动单元包括N级上述的发射电路，第一级发射电路的第一信号处理器接收开始信号作为第一子控制信号，第二级发射电路至第N级发射电路的第一信号处理器接收从前一级输出的发射控制信号作为第一子控制信号，奇数级的发射电路的第一信号处理器接收第一时钟信号 CK1作为第二子控制信号，偶数级的发射电路的第二信号处理器接收第二时钟信号CK2作为第二子控制信号。奇数级的发射电路的第二信号处理器接收第二时钟信号作为第三子控制信号，偶数级的发射电路的第二信号处理器接收第一时钟信号CK1作为第三子控制信号。

上述的发射电路作为阵列基板行驱动单元的一部分，根据设定的时间周期进行工作，各级发射电路相互配合的工作过程可采用现有的控制方式实现，在此不再赘述。

本实施例中详细说明当发射电路处于需要处于低电平阶段时，如何实现保持稳定的电压。

请继续参阅图3，第二信号处理器102包括：第一晶体管M1、第二晶体管 M2和第一电容C1。

第一晶体管M1的漏极连接第二时钟信号端CK2，栅极连接第一节点N1，源极连接第二节点N2。

第二晶体管M2的源极连接第二节点N2，栅极连接第二时钟信号端CK2，漏极连接第三节点N3。

第一电容C1的一端连接第一节点N1，另一端连接第二节点N2。

第三信号处理器103包括第三晶体管M3和第四晶体管M4。

第三晶体管M3的栅极连接第三节点N3，源极连接高电平端VGH，漏极连接发射信号输出端EM。

第四晶体管M4的栅极连接第四节点N4，源极连接发射信号输出端EM，漏极连接低电平端VGL。由于第二信号处理器102连接第一信号处理器101，接收第一信号处理器101的第一信号和第二信号，在第一节点处具有第二电平。

由于第二信号处理器102连接第一信号处理器101，第二时钟信号端CK2 和高电平端VGH，第二电压的电平高于第一电压的电平，具有第一电平的第二时钟信号被施加到第一晶体管M1的漏极。当第四晶体管M4导通时，由于第一晶体管M1的栅极与第一电容C1的一端连接，其源极与第一电容的另一端连接，第一晶体管M1和第一电容C1形成自举升高电压，将原第二时钟信号的电压抬高，第二晶体管M2导通，从而抬高了第三晶体管M3的栅极电压，Vg点的电压抬高，高于第三晶体管M3的源极的电压，从而第三晶体管M3截止，减小漏电电流，切断高电平端，保持EM低电平稳定，阵列基板行驱动单元的发射电路处于低电平维持阶段。

具体的，第一信号处理器101包括第五晶体管M5、第六晶体管M6和双栅晶体管M9。

第五晶体管M5的栅极连接第一时钟信号端CK1，源极连接第四节点N4，漏极连接使能信号端STP。

双栅晶体管M9的栅极连接第四节点N4，源极连接第一时钟信号端CK1，漏极连接第一节点N1。

第六晶体管M6的源极连接第一节点N1，栅极连接第一时钟信号端CK1，漏极连接低电平端VGL。

第二信号处理器102还包括：第七晶体管M7和第八晶体管M8。

第七晶体管M7的栅极连接第二时钟信号端CK2，源极连接第八晶体管M8 的源极，漏极连接第四节点N4。

第八晶体管M8的栅极连接第一节点N1，源极连接第七晶体管M7的源极, 漏极连接高电平端VGH。

第一电容C1的一端连接第一节点N1，另一端连接第二节点N2。

第三信号处理器103还包括第二电容C2，第二电容C2的一端连接第三节点N3，另一端连接高电平端VGH。

第三信号处理器103还包括第三电容C3，第三电容C3的一端连接第四晶体管M4的栅极，另一端连接第二时钟信号端CK2。

具体的，当具有第二电平的第一时钟信号被施加到第五晶体管M5和第六晶体管M6的栅极端，第五晶体管M5和第六晶体管M6导通，产生第一信号。具有第二电平的使能信号通过导通的第五晶体管M5被施加到双栅晶体管M9栅极端和第四节点N4，双栅晶体管导通，产生第二信号，并且，第四节点N4处的电压具有第二电平。具有第二电平的第一时钟信号CK1和第一电压VGL分别通过导通的双栅晶体管M9和第六晶体管M6被施加到第一节点N1，因此，第一节点N1处的电压具有第二电平。第一信号和第二信号被加到第二信号处理器。

由于第二信号处理器102连接第一信号处理器101，第二时钟信号端CK2 和高电平端VGH，第二电压的电平高于第一电压的电平，具有第一电平的第二时钟信号被施加到第一晶体管M1的漏极。当第四晶体管M4导通时，由于第一晶体管M1的栅极与第一电容C1的一端连接，其源极与第一电容的另一端连接，第一晶体管M1和第一电容C1形成自举升高电压，将原第二时钟信号的电压抬高，第二晶体管M2导通，从而抬高了第三晶体管M3的栅极电压，Vg点的电压抬高，高于第三晶体管M3的源极的电压，从而第三晶体管M3截止，减小漏电电流，切断高电平端，保持EM低电平稳定，阵列基板行驱动单元的发射电路处于低电平维持阶段。

上述的各晶体管可采用薄膜晶体管，通过对本实用新型的阵列基板行驱动单元的发射电路仿真得到的EM波形如图4所示，相比较原图2的EM波形，其低电平稳定性要更好。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。