一种源极驱动单元、源极驱动电路、显示装置的制作方法

文档序号:14921539发布日期:2018-07-11 04:12

本实用新型涉及显示技术领域,尤其涉及一种源极驱动单元、源极驱动电路、显示装置。



背景技术:

TFT-LCD(Thin Film Transistor Liquid Crystal Display,薄膜晶体管-液晶显示器)或者,有机发光二极管(Organic Light Emitting Diode,OLED)显示器作为一种平板显示装置,因其具有体积小、功耗低、无辐射以及制作成本相对较低等特点,而越来越多地被应用于高性能显示领域当中。

上述任意一种显示器的显示面板上设置有横纵交叉的栅线和数据线。栅线逐行开启亚像素。当一行亚像素开启时,数据线向该开启的亚像素充入数据信号,当所有亚像素均接收到上述数据信号后,该显示面板显示一帧画面。然而,当一行亚像素通过数据线接收数据信号时,如果该数据线上还残留有上一行亚像素的数据信号,那么将会导致该行亚像素的数据信号无法正确写入,造成显示异常。



技术实现要素:

本申请的实施例提供一种源极驱动单元、源极驱动电路、显示装置,解决数据线上具有残留数据信号的问题。

为达到上述目的,本实用新型的实施例采用如下技术方案:

本申请实施例的一方面,提供一种源极驱动单元,包括移位寄存器子单元和锁存子单元;所述锁存子单元包括复位模块和至少一级锁存模块;所述锁存模块与所述移位寄存器子单元、数据信号端相连接;所述锁存模块用于在所述移位寄存器子单元输出信号的控制下,对所述数据信号端输出的数据信号进行锁存,并将所述数据信号输出至数据线;所述复位模块与使能信号端、复位信号端、所述锁存模块相连接,所述复位模块用于在所述使能信号端的控制下,通过所述复位信号端对所述锁存模块锁存的数据信号进行复位。

可选的,所述至少一级锁存模块包括第一级锁存模块、第二级锁存模块;所述第一级锁存模块与所述移位寄存器子单元、所述数据信号端以及所述第二级锁存模块相连接;所述第一级锁存模块用于在所述移位寄存器子单元输出信号的控制下,对所述数据信号端输出的数据信号进行锁存,并将所述数据信号输出至所述第二级锁存模块;所述第二级锁存模块用于对所述第一级锁存模块输出的数据信号进行锁存,并向所述数据线输出所述数据信号;所述复位模块与所述第一级锁存模块或者所述第二级锁存模块相连接。

可选的,所述复位模块包括复位晶体管;所述复位晶体管的栅极连接所述使能信号端,第一极连接所述复位信号端,第二极与所述第一级锁存模块或所述第二级锁存模块相连接。

可选的,所述第一级锁存模块包括第一传输子模块和第一锁存子模块;所述第一传输子模块与所述移位寄存器子单元的第一控制信号端、所述数据信号端以及第一锁存节点相连接;所述第一传输子模块用于在所述移位寄存器子单元的第一控制信号端的控制下,将所述数据信号端的信号传输至所述第一锁存节点;所述第一锁存子模块连接所述第一锁存节点、所述第二级锁存模块以及所述移位寄存器子单元的第二控制信号端;所述第一锁存子模块用于在所述移位寄存器子单元的第二控制信号端的控制下,对所述第一锁存节点的数据信号进行锁存,并输出至所述第二级锁存模块。

可选的,所述第二级锁存模块包括第二传输子模块和第二锁存子模块;所述第二传输子模块连接所述第一级锁存模块、第一开启信号端以及第二锁存节点;所述第二传输子模块用于在所述第一开启信号端的控制下,将所述第一级锁存模块输出的数据信号传输至所述第二锁存节点;所述第二锁存子模块连接所述第二锁存节点、所述第二开启信号端,所述第二锁存子模块用于在所述第二开启信号端的控制下,对所述第二锁存节点的数据信号进行锁存,并将所述数据信号输出。

可选的,所述第一传输子模块包括第一传输门;所述第一传输门的输入端与所述数据信号端相连接,第一控制端和第二控制端分别与所述移位寄存器子单元的第一控制信号端和第二控制信号端相连接,输出端与所述第一锁存节点相连接。

可选的,所述第一锁存子模块包括第二传输门、第一反相器、第二反相器以及第三反相器;所述第二传输门的输入端连接所述第三反相器的输出端,第一控制端和第二控制端分别与所述移位寄存器子单元的第一控制信号端和第二控制信号端相连接,输出端与所述第一锁存节点相连接;所述第一反相器的输入端与所述第一锁存节点相连接,输出端与所述第三反相器和所述第二反相器的输入端相连接;所述第二反相器的输出端连接所述第二级锁存模块。

进一步可选的,在所述复位模块与所述第一级锁存模块相连接,且所述复位模块包括复位晶体管的情况下,所述复位晶体管的第二极与所述第一反相器的输入端相连接;与所述复位晶体管的第一极相连接的复位信号端为第一电压端;或者,所述复位晶体管的第二极与所述第一反相器的输出端相连接;与所述复位晶体管的第一极相连接的复位信号端为第二电压端。

可选的,所述第二传输子模块包括第三传输门;所述第三传输门的输入端与所述第一级锁存模块相连接,第一控制端和第二控制端分别与第一开启信号端和第二开启信号端相连接,输出端与所述第二锁存节点相连接。

可选的,所述第二锁存子模块包括第四传输门、第四反相器、第五反相器以及第六反相器;所述第四传输门的第一控制端和第二控制端分别与第一开启信号端和第二开启信号端相连接,输入端与所述第五反相器的输出端相连接,输出端与所述第二锁存节点相连接;或者,所述第四传输门的输入端与所述第四反相器的输出端相连接,输出端与所述第五反相器的输入端相连接;所述第四反相器的输出端与所述第五反相器的输入端和所述第六反相器的输入端相连接;所述第六反相器的输出端作为所述第二级锁存模块的输出端。

进一步可选的,在所述复位模块与所述第二级锁存模块相连接,且所述复位模块包括复位晶体管的情况下,所述复位晶体管的第二极与所述第四反相器的输入端相连接;与所述复位晶体管的第一极相连接的复位信号端为第一电压端;或者,所述复位晶体管的第二极与所述第四反相器的输出端相连接;与所述复位晶体管的第一极相连接的复位信号端为第二电压端。

可选的,所述锁存子单元还包括缓冲模块,所述缓冲模块包括第七反相器和第八反相器;所述第七反相器的输入端与所述第二级锁存模块的输出端相连接,输出端与所述第八反相器的输入端相连接;所述第八反相器的输出端作为所述源极驱动单元的输出端。

本申请实施例的另一方面,提供一种源极驱动电路,包括多个并排设置的上所述的任意一种源极驱动单元;多个所述源极驱动单元中的移位寄存器子单元依次级联。

本申请实施例的又一方面,提供一种显示装置,包括主机驱动器和如上所述的源极驱动电路,所述主机驱动器通过数据信号端与源极驱动单元相连接。

本申请的实施例提供一种源极驱动单元、源极驱动电路、显示装置。该源极驱动单元中的复位模块用于在该使能信号端的控制下,通过复位信号端对一级锁存模块锁存的数据信号进行复位。基于此,由上述可知,一级锁存模块的输出端即可以作为上述源极驱动单元的输出端与上述数据线相连接。因此,当该源极驱动单元需要向与其相连接的数据线传输下一行亚像素的数据信号之前,可以通过该源极驱动单元中的复位模块对上述锁存模块中锁存的数据信号进行复位后,从而将与锁存模块的输出端相连接的数据线上残留的上一行亚像素的数据信号进行清除,使得下一行亚像素的数据信号能够正确写入,以达到解决数据线上具有残留数据信号的问题。此外,残留于数据线上的数据信号会导致显示装置在显示的过程中或者开机后出现残影。在此情况下,由于本申请提供的源极驱动单元能够解决数据线上具有残留数据信号的问题,因此能够达到减小上述残影现象发生的几率。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本实用新型的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种源极驱动单元的结构示意图;

图2为本申请实施例提供的另一种源极驱动单元的结构示意图;

图3为图2中各个模块的一种具体结构示意图;

图4为图1中各个模块的一种具体结构示意图;

图5为图2中各个模块的另一种具体结构示意图;

图6为图1中各个模块的另一种具体结构示意图;

图7为本申请实施例提供的一种信号时序图;

图8为本申请实施例提供的一种源极驱动电路的结构示意图;

图9为本申请实施例提供的另一种信号时序图;

图10为本申请实施例提供的一种源极驱动单元的驱动方法流程图。

附图标记:

01-源极驱动单元;10-移位寄存器子单元;20-锁存子单元;201-第一级锁存模块;210-第一传输子模块;211-第一锁存子模块;202-第二级锁存模块;220-第二传输子模块;221-第二锁存子模块;203-复位模块;204-缓冲模块。

具体实施方式

下面将结合本实用新型实施例中的附图,对本实用新型实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本实用新型一部分实施例,而不是全部的实施例。基于本实用新型中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本实用新型保护的范围。

以下,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中,除非另有说明,“多个”的含义是两个或两个以上。

目前的移动显示装置,例如手机的尺寸较小。在此情况下,电池的容量也较低。因此用户在使用的过程中需要频繁对手机进行充电,从而降低了用户体验。为了解决上述问题,可以采用MIP(Memory In Pixel,存储器集成于亚像素内)的技术,以提高亚像素保持电压的能力。这样一来,在显示静态画面时,可以降低显示装置的刷新频率,达到降低产品功耗,省点的目的。

对于采用MIP技术的显示装置,可以采用源极驱动芯片(Source IC)对数据线进行驱动,或者,可以采用本申请的提供的源极驱动单元01。该源极驱动单元(H Driver)01,如图1或图2所示包括移位寄存器子单元10和锁存子单元20。

设置有上述源极驱动单元01的显示面板包括显示区域和位于所述显示区域周边的非显示区域。上述源极驱动单元01设置于非显示区域,而该显示区域内设置有横纵交叉的栅线(Gate Line,GL)和数据线(Data Line,DL)。其中,该源极驱动单元01的输出端与上述数据线DL相连接。

在此基础上,该锁存子单元20包括复位模块203和至少一级锁存(Latch)模块。其中,该至少一级锁存模块可以包括如图1所示的第一级锁存模块201、第二级锁存模块202。

其中,上述第一级锁存模块201与移位寄存器子单元10、数据信号端Data以及第二级锁存模块202相连接。

该第一级锁存模块201用于在移位寄存器子单元10输出信号的控制下,对数据信号端Data输出的数据信号进行锁存,并将数据信号输出至第二级锁存模块202。

上述第二级锁存模块202与数据线DL相连接,该第二级锁存模块202用于对第一级锁存模块201输出的数据信号进行锁存,并向数据线DL输出数据信号。

在此情况下,由于第二级锁存模块202与数据线DL相连接,因此该第二级锁存模块202的输出端即可以作为上述源极驱动单元01的输出端。

需要说明的是,随着显示装置分辨率的不断提升,显示面板上数据线DL的数量也大大增加,在此情况下,为了节约上述非显示区域的布线空间,上述源极驱动单元01可以与多条数据线DL相连接。基于此,为了保证与同一个源极驱动单元01相连接的多条数据线DL均能够接收到正确的数据信号,该源极驱动单元01中的移位寄存器子单元10可以向第一级锁存模块201输出控制信号,以使得第二级锁存模块202能够在上述控制信号的控制下,逐一向与该第二级锁存模块202相连接的各条数据线输出对应的数据信号。

此外,如图2所示,上述复位模块203与使能信号端EN、复位信号端RST、第一级锁存模块201相连接。该复位模块203用于在使能信号端EN的控制下,通过复位信号端RST对第一级锁存模块201锁存的数据信号进行复位。

或者,如图1所示,复位模块203与使能信号端EN、复位信号端RST、第二级锁存模块202相连接。该复位模块203用于在使能信号端EN的控制下,通过复位信号端RST对第二级锁存模块202锁存的数据信号进行复位。

其中,可选的,上述复位模块203,如图3所示,包括复位晶体管M0。该复位晶体管M0的栅极连接使能信号端EN,第一极连接复位信号端RST,第二极如图3所示与第一级锁存模块201相连接。或者,如图4所示,上述复位晶体管M0的第二极与第二级锁存模块202相连接。

需要说明的是,上述复位模块203还可以包括多个并联的复位晶体管M0。

此外,该复位晶体管M0可以为N型晶体管或P型晶体管,本申请对此不做限定。为了方便,以下以该复位晶体管M0为N型晶体管为例进行说明。此外,上述复位晶体管M0的第一极可以为源极,第二极为漏极;或者第一极为漏极,第二极为源极。

综上所述,复位模块203用于在该使能信号端EN的控制下,通过复位信号端RST对第一级锁存模块201锁存的数据信号进行复位。或者,该复位模块203用于在使能信号端EN的控制下,对第二级锁存模块202锁存的数据信号进行复位。

基于此,由上述可知,第一级锁存模块201与第二级锁存模块202相连接,而第二级锁存模块202的输出端即可以作为上述源极驱动单元01的输出端与上述数据线DL相连接。因此,当该源极驱动单元01需要向与其相连接的数据线DL传输下一行亚像素的数据信号之前,可以通过该源极驱动单元01中的复位模块203对第一级锁存模块201或第二级锁存模块中锁存的数据信号进行复位后,从而将与该第二级锁存模块202的输出端相连接的数据线DL上残留的上一行亚像素的数据信号进行清除,使得下一行亚像素的数据信号能够正确写入,以达到解决数据线DL上具有残留数据信号的问题。

此外,残留于数据线DL上的数据信号会导致显示装置在显示的过程中或者开机后出现残影。在此情况下,由于本申请提供的源极驱动单元01能够解决数据线DL上具有残留数据信号的问题,因此能够达到减小上述残影现象发生的几率。

以下对上述锁存子单元20中的第一级锁存模块201、第二级锁存模块202以及复位模块203的具体结构进行详细的说明。

具体的,如图3所示,上述第一级锁存模块201包括第一传输子模块210和第一锁存子模块211。

其中,第一传输子模块210与移位寄存器子单元10的第一控制信号端S(或者如图4所示,与移位寄存器子单元10的第一控制信号端S和第二控制信号端S’)、数据信号端Data以及第一锁存节点Q相连接。

需要说明的是,该移位寄存器子单元10的第一控制信号端S和第二控制信号端S’输出的信号相反。

该第一传输子模块210用于至少在移位寄存器子单元10的第一控制信号端S的控制下,将数据信号端Data的信号传输至第一锁存节点Q。

在此基础上,第一锁存子模块211连接第一锁存节点Q、第二级锁存模块202以及移位寄存器子单元10的第二控制信号端S’(或者如图4所示,移位寄存器子单元10的第一控制信号端S和第二控制信号端S’)。

第一锁存子模块211用于至少在移位寄存器子单元10的第二控制信号端S’的控制下,对第一锁存节点Q的数据信号进行锁存,并输出至第二级锁存模块202。

此外,上述第二级锁存模块202,如图3所示包括第二传输子模块220和第二锁存子模块221。

其中,第二传输子模块220连接第一级锁存模块201、第一开启信号端SW1(或者,如图4所示第一开启信号端SW1和第二开启信号端SW2)以及第二锁存节点P。

该第二传输子模块220用于至少在第一开启信号端SW1的控制下,将第一级锁存模块201输出的数据信号传输至第二锁存节点P。

在此基础上,第二锁存子模块221连接第二锁存节点P、第二开启信号端SW2(或者,如图4所示第一开启信号端SW1和第二开启信号端SW2),

第二锁存子模块221用于至少在第二开启信号端SW2的控制下,对第二锁存节点P的数据信号进行锁存,并将数据信号输出。

以下对上述第一级锁存模块201中的第一传输子模块210和第一锁存子模块211的结构进行详细的说明。

具体的,该第一传输子模块210,如图3所示,包括第一传输晶体管T1’。该第一传输晶体管T1’的栅极连接移位寄存器子单元10的第一控制信号端S,第一极连接数据信号端Data,第二极与第一锁存节点Q相连接。

在移位寄存器子单元10的第一控制信号端S的控制下,当第一传输晶体管T1’导通时,数据信号端Data输出的数据信号可以通过该第一传输晶体管T1’输出至上述第一锁存节点Q。

或者,在第一传输子模块210与移位寄存器子单元10的第一控制信号端S和第二控制信号端S’均连接的情况下,上述第一传输子模块210如图4所示,包括第一传输门T1。该第一传输门的输入端与数据信号端Data相连接,第一控制端和第二控制端分别与移位寄存器子单元10的第一控制信号端S和第二控制信号端S’相连接,输出端与第一锁存节点Q相连接。

其中,上述第一传输门T1由两个晶体管构成,其中一个晶体管为N型晶体管,另一个晶体管为P型晶体管。在移位寄存器子单元10的第一控制信号端S和第二控制信号端S’的分别控制下,上述第一传输门T1中的两个晶体管导通时,数据信号端Data输出的数据信号可以通过该第一传输门T1输出至上述第一锁存节点Q。

在此基础上,上述第一锁存子模块211包括如图4所示的第二传输门T2(或者如图3所示的第二传输晶体管T2’)、第一反相器Inv1、第二反相器Inv2以及第三反相器Inv3。

其中,第二传输门T2的输入端连接第三反相器Inv3的输出端,第一控制端和第二控制端分别与移位寄存器子单元10的第一控制信号端S和第二控制信号端S’相连接,输出端与第一锁存节点Inv1相连接。

当第一锁存子模块211包括如图3所示的第二传输晶体管T2的情况下,第二传输晶体管T2的连接方式如图3所示,此处不再赘述。

此外,如图4所示,第一反相器Inv1的输入端与第一锁存节点Q相连接,输出端与第三反相器Inv3和第二反相器Inv2的输入端相连接。

第二反相器Inv2的输出端连接第二级锁存模块202。

由上述可知,如图4所示,第一级锁存模块201由两个传输门(T1、T2)以及三个反相器(Inv1、Inv2、Inv3)构成,因此结构简单,占用的布线空间小。

基于此,在复位模块203如图3所示,与第一级锁存模块201相连接,且该复位模块203包括复位晶体管M0的情况下,

上述复位晶体管M0的第二极与第一反相器Inv1的输入端相连接;与该复位晶体管M0的第一极相连接的复位信号端为第一电压端VGL。

其中,第一电压端VGL输出低电平。这样一来,当复位晶体管M0导通后,可以通过复位晶体管M0将第一锁存节点Q上的信号下拉至第一电压端VGL,从而将第一锁存节点Q上锁存的数据信号清除。

或者,上述复位晶体管M0的连接方式还可以如图5所示,该复位晶体管M0的第二极与第一反相器Inv1的输出端相连接。与该复位晶体管M0的第一极相连接的复位信号端RST为第二电压端VGH。

其中,该第二电压端VGH输出高电平。这样一来,通过复位晶体管M0将第一反相器Inv1的输出端上拉至第二电压端VGH,由于第一反相器Inv1的输出端为高电平,在第三反相器Inv3的作用下,通过第二传输门T2输入至节点Q的电位为低电平,在此情况下,与该第一反相器Inv1的输入端相连接的第一锁存节点Q的电位被拉低,从而将第一锁存节点Q上锁存的数据信号清除。

需要说明的是,当上述锁存子单元20包括一级锁存模块时,该锁存模块与移位寄存器子单元10、数据信号端Data相连接。该锁存模块用于在移位寄存器子单元10输出信号的控制下,对数据信号端输出Data的数据信号进行锁存,并将数据信号输出至数据线DL。在此情况下,上述一级锁存模块可以采用如图3或4所示的第一级锁存模块201的结构,即该锁存模块包括第一传输门T1(或者第一传输晶体管T1’)、第二传输门T2(或者第二传输晶体管T2’)、第一反相器Inv1、第二反相器Inv2以及第三反相器Inv3。基于此,上述复位晶体管M0可以连接第一反相器Inv1的输出端或输入端。

以下对上述第二级锁存模块202中的第二传输子模块220和第二锁存子模块221的结构进行详细的说明。

该第二传输子模块220如图3所示,包括第三传输晶体管T3’。或者如图4所示包括第三传输门T3。该第三传输门T3的输入端与第一级锁存模块201相连接,第一控制端和第二控制端分别与第一开启信号端SW1和第二开启信号端SW2相连接,输出端与第二锁存节点P相连接。

在此基础上,第二锁存子模块221包括第四传输门T4(或者如图3所示的第四传输晶体管T4’)、第四反相器Inv4、第五反相器Inv5以及第六反相器Inv6。

该第四传输门T4的第一控制端和第二控制端分别与第一开启信号端SW1和第二开启信号端SW2相连接,输入端与第五反相器Inv5的输出端相连接,输出端与第二锁存节点P相连接。

或者,上述第四传输门T4的设置方式还可以,如图6所示,该第四传输门T4的输入端与第四反相器Inv4的输出端相连接,输出端与所述第五反相器Inv5的输入端相连接。

基于此,在第四传输门T4采用上述连接方式的情况下,当第一级锁存模块201将锁存的数据信号通过第二级锁存模块202中的第三传输门T3传输至第二锁存节点P时,可以通过第一开启信号端SW1和第二开启信号端SW2控制第四传输门T4关闭,此时第二锁存节点P、第四反相器Inv4、第五反相器Inv5以及第四传输门T4无法形成锁相环(P→Inv4→Inv5→T4→P)。在此情况下,即使第三传输门T3和第四传输门T4的驱动能力不足,第一锁存节点Q上的数据信号也可以传输至第二锁存节点P。

这样一来,一方面,可以避免第一级锁存模块201向第二级锁存模块202传输数据时,由于上述锁相环的存在而导致数据信号无法正常输入,从而使得第二锁存节点P的信号如图7所示出现异常(A处)。此外,由于第一级锁存模块201向第二级锁存模块202传输数据时,第二级锁存模块202内部不会形成上述锁相环,因此对第三传输门T3和第四传输门T4的驱动能力的要求不高,所以第三传输门T3和第四传输门T4的尺寸也无需增大,有利于减小占用布线空间的面积。

此外,当第一锁存节点Q上的数据信号传输至第二锁存节点P以后,可以通过第一开启信号端SW1和第二开启信号端SW2控制第三传输门T3关闭,而第四传输门T4开启,从而形成上述锁相环(P→Inv4→Inv5→T4→P),使得数据信号被锁存至该第二级锁存模块202内。

此外,如图4所示,上述第四反相器Inv4的输出端与第五反相器Inv5的输入端和第六反相器Inv6的输入端相连接。

第六反相器Inv6的输出端作为该第二级锁存模块202的输出端。

基于此,在上述复位模块203与第二级锁存模块202相连接,且复位模块203包括复位晶体管M0的情况下,

如图4所示,该复位晶体管M0的第二极与第四反相器Inv4的输入端相连接。且与复位晶体管M0的第一极相连接的复位信号端RST为第一电压端VGL。

当复位晶体管M0导通后,可以通过复位晶体管M0将第二锁存节点P上的信号下拉至第一电压端VGL,从而将第二锁存节点P上锁存的数据信号清除。由于第二锁存节点P所属的第二级锁存模块202与数据线DL相连接,因此在对将第二锁存节点P上锁存的数据信号清除的过程中,也可以对数据线DL上残留的数据信号进行清除,从而无需逐行输入黑色画面对应的数据信号,达到对AA(Active Area,有效显示区)区进行快速放电的目的。进而能够避免显示装置在开机或正常显示的过程中出现残像。

或者,复位晶体管M0的第二极与第四反相器Inv4的输出端相连接。此时,与该复位晶体管M0的第一极相连接的复位信号端RST为第二电压端VGH。

这样一来,通过复位晶体管M0将第四反相器Inv4的输出端上拉至第二电压端VGH,由于第四反相器Inv4的输出端为高电平,在第五反相器Inv5的作用下,通过第四传输门T4输入至节点P的电位为低电平,在此情况下,与该第四反相器Inv4的输入端相连接的第二锁存节点P的电位被拉低,从而将第二锁存节点P上锁存的数据信号清除。此外,当第四反相器Inv4的输出端为高电平时,通过第六反相器Inv6的反向作用,使得该第二级锁存模块202向数据线DL输出低电平,以对数据线DL上残留的信号进行清除,最终达到防止数据线DL上具有信号残留,且实现AA区快速放电的目的。

需要说明的是,当上述锁存子单元20包括一级锁存模块时,该锁存模块可以采用如图3或4所示的第二级锁存模块202的结构,即该锁存模块包括第三传输门T3(或者第三传输晶体管T3’)、第四传输门T4(或者第四传输晶体管T4’)、第四反相器Inv4、第五反相器Inv5以及第六反相器Inv6。在此情况下,上述复位晶体管M0可以连接第四反相器Inv4的输出端或输入端。

在此情况下,当上述一级锁存模块为第二级锁存模块202时,为了使得该锁存模块与移位寄存器子单元10、数据信号端Data相连接,上述第三传输门T3的输入端连接数据信号端Data。第一开启信号端SW1和第二开启信号端SW2分别与移位寄存器子单元10的第一控制信号端S和第二控制信号端S’相连接即可。

在此基础上,如图6所示,该锁存子单元20还包括缓冲模块204。该缓冲模块204包括第七反相器Inv7和第八反相器Inv8。该缓冲模块204用于对第二级锁存模块202输出的数据信号进行缓冲。

其中,第七反相器Inv7的输入端与第二级锁存模块202的输出端相连接,输出端与第八反相器Inv8的输入端相连接。

第八反相器Inv8的输出端作为源极驱动单元01的输出端。此时第八反相器Inv8的输出端可以与数据线DL相连接。

本申请实施例提供一种源极驱动电路,如图8所示,包括多个并排设置的如上所述的任意一种源极驱动单元01。其中,多个源极驱动单元中的移位寄存器子单元10依次级联。

该源极驱动电路具有与前述实施例提供的源极驱动单元01相同的技术效果,此处不再赘述。

需要说明的是,其中一级移位寄存器子单元10的第一控制信号输出端S输出的信号如图9所示,该移位寄存器子单元10的上一级移位寄存器子单元10的第一控制信号输出端S输出的信号为S(n-1),下一级移位寄存器子单元10的第一控制信号输出端S输出的信号为S(n+1)。

本申请实施例提供一种显示装置包括主机驱动器(图中未示出)和如上所述的源极驱动电路,该主机驱动器通过数据信号端Data与该源极驱动单元01相连接。上述显示装置具有与前述实施例提供的额源极驱动电路相同的技术效果,此处不再赘述。

需要说明的是,在本实用新型实施例中,显示装置具体至少可以包括液晶显示装置和有机发光二极管显示装置,例如该显示装置可以为显示器、电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。

本申请实施例提供一种用于驱动如上所述的任意一种源极驱动单元01的方法,在至少一级锁存模块包括第一级锁存模块201和第二级锁存模块202的情况下,如图10所示,上述方法包括:

S101、复位模块203在使能信号端EN的控制下,对第一级锁存模块201锁存的数据信号(如图2所示),或者如图1所示,对第二级锁存模块202锁存的数据信号进行复位。

具体的,例如,在上述复位模块203包括复位晶体管M0的情况下,上述步骤S101包括:如图3所示,使能信号端EN控制复位晶体管M0导通,复位信号端RST的信号通过复位晶体管M0输出至第一级锁存模块203。

其中,上述复位晶体管M0的第二极可以如图3所示与第一反相器Inv1的输入端相连接,此时上述复位信号端RST为第一电压端VGL。或者,如图5所示,上述复位晶体管M0的第二极可以与第一反相器Inv1的输出端相连接,此时上述复位信号端RST为第二电压端VGH。在此情况下,可以通过复位信号端RST将第一锁存节点Q上的数据信号清除。具体对第一锁存节点Q上的数据信号进行清除的过程如上所述,此处不再赘述。

或者,又例如,在上述复位模块203包括复位晶体管M0的情况下,上述步骤S101包括:如图4所示,使能信号端EN控制复位晶体管M0导通,复位信号端RST的信号通过复位晶体管M0输出至第二级锁存模块202。

其中,上述复位晶体管M0的第二极可以如图4所示与第四反相器Inv4的输入端相连接,此时上述复位信号端RST为第一电压端VGL。或者,如图6所示,上述复位晶体管M0的第二极可以与第四反相器Inv4的输出端相连接,此时上述复位信号端RST为第二电压端VGH。在此情况下,可以通过复位信号端RST将第二锁存节点P上的数据信号清除。具体对第二锁存节点P上的数据信号进行清除的过程如上所述,此处不再赘述。

在此基础上,在一个驱动周期(如图9所示包括第一阶段P1、第二阶段P2、第三阶段P3以及第四阶段P4)内,上述方法还包括:

S102、第一级锁存模块202在移位寄存器子单元10输出信号(S以及S’)的控制下,对数据信号端Data输出的数据信号进行锁存。

首先,在第一阶段P1,移位寄存器子单元10的第一控制信号端S输出高电平,其第二控制信号端S’输出低电平。此时如图4所示,第一传输门T1开启,第二传输门T2关闭,数据信号端Data输出的数据信号(如图9所示为高电平)通过第一传输门T1传输至第一锁存节点Q。

此外,第一开启信号端SW1输出低电平,第二开启信号端SW2输出高电平,第三传输门T3关闭。第一锁存节点Q上的数据信号无法传输至第二锁存节点P。

因此,上述第一阶段P1为数据信号端Data将数据信号传输至第一级锁存模块201的阶段。

在此基础上,在第二时刻T2,移位寄存器子单元10的第一控制信号端S输出低电平,其第二控制信号端S’输出高电平。第一传输门T1关闭,第二传输门T2开启,第三传输门T3保持关闭状态。此时,第一锁存节点Q、第一反向器Inv1、第三反相器Inv3以及第二传输门T2形成锁相环(Q→Inv1→Inv3→T2→Q),从而将数据信号端Data传输至该第一级锁存模块201的数据信号进行锁存。

因此,上述第二阶段P2为数据信号端Data传输的数据信号锁存至第一级锁存模块201的阶段。

S103、第一级锁存模块201将数据信号输出至第二级锁存模块202。

具体的,在如图9所示的第三阶段P3,第一开启信号端SW1输出高电平,第二开启信号端SW2输出低电平,此时第三传输门T3开启,第四传输门T4关闭。第一锁存节点Q上的数据信号通过第三传输门T3传输至第二锁存节点P。

由于此时第四传输门T4关闭,此时第二锁存节点P、第四反相器Inv4、第五反相器Inv5以及第四传输门T4无法形成锁相环(P→Inv4→Inv5→T4→P)。在此情况下,即使第三传输门T3和第四传输门T4的驱动能力不足,第一锁存节点Q上的数据信号也可以传输至第二锁存节点P。

所以上述第三阶段P3为第一级锁存模块201将数据信号传输至第二级锁存模块202的阶段。

S104、第二级锁存模块202对第一级锁存模块201输出的数据信号进行锁存。

具体的,在如图9所示的第四阶段P4,第一开启信号端SW1输出低电平,第二开启信号端SW2输出高电平,此时第三传输门T3关闭,第四传输门T4开启。此时,第一锁存接待Q向第二锁存节点P的数据传输中断。此外,由于第四传输门T4开启,从而使得第二锁存节点P、第四反相器Inv4、第五反相器Inv5以及第四传输门T4形成锁相环(P→Inv4→Inv5→T4→P),从而将第一级锁存模块201传输至该第二级锁存模块202的数据信号进行锁存。

所以上述第四阶段P4为第二级锁存模块202将第一级锁存模块201输出的数据信号进行锁存的阶段。

S105、第二级锁存模块202将锁存的数据信号输出至数据线DL。

当显示面板上的栅线GL逐行开启时,第二级锁存模块202将锁存的数据信号通过缓冲模块204输出至与该源极驱动单元01相连接的数据线DL,从而对与该数据线DL相连接的亚像素进行充电。

需要说明的是,当该源极驱动单元01中设置了两级锁存模块,即第一级锁存模块201和第二级锁存模块202后,第一级锁存模块201可以存储前一行亚像素的数据信号,而第二级锁存模块202可以存储下一行亚像素的数据信号,从而能够提高数据信号写入的效率。此外,第一行亚像素的充电时间长,最后一行亚像素的充电时间短,通过设置上述两级锁存模块,可以减小第一行亚像素和最后一行亚像素充电时间的差异。

本领域普通技术人员可以理解:实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成,前述的程序可以存储于一计算机可读取存储介质中,该程序在执行时,执行包括上述方法实施例的步骤;而前述的存储介质包括:ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述,仅为本实用新型的具体实施方式,但本实用新型的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本实用新型的保护范围之内。因此,本实用新型的保护范围应以所述权利要求的保护范围为准。

再多了解一些
当前第1页1 2 3 
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1