一种移位寄存器单元及其驱动方法、栅极驱动电路与流程

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路。

背景技术：

随着显示技术的不断发展，越来越多的显示装置采用阵列基板行驱动(Gate On Array，以下简称GOA)技术，这种GOA技术是直接将栅极驱动电路集成在阵列基板的非显示区域上，在很大程度上缩小了阵列基板的边框宽度。集成在阵列基板上的栅极驱动电路包括若干个移位寄存器单元，每个移位寄存器单元对应阵列基板上的一条栅线，并通过输出栅极驱动信号来实现对该条栅线的驱动。

传统的移位寄存器单元一般包括输入模块、储能模块、输出模块和复位模块，这种移位寄存器单元的工作过程为：在输入时段，输入模块将上拉节点的电压拉高；在输出时段，在储能模块的作用下，输出模块输出栅极驱动信号；在复位时段，复位模块将上拉节点的电压和栅极驱动信号复位至栅极关断电压；在保持时段，输出模块的输出端会一直处在悬浮状态，并保持栅极关断电压。由于阵列基板上的每一条栅线均需要对应一个移位寄存器单元，而每个移位寄存器单元均需要包括输入模块、储能模块、输出模块和复位模块，使得阵列基板上设置的栅极驱动电路包括过多的器件，而无法满足显示装置的窄边框化需求

技术实现要素：

本发明的目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动电路，用于解决现有技术中的栅极驱动电路无法满足显示装置的窄边框化需求的问题。

为了实现上述目的，本发明提供如下技术方案：

本发明的第一方面提供一种移位寄存器单元，包括：

上拉节点控制模块，分别与输入控制端、电源信号输入端、上拉节点、第N复位端和第一电平输入端连接；

下拉节点控制模块，分别与所述上拉节点、第二电平输入端、所述第一电平输入端和所述下拉节点连接；

电容模块，所述电容模块的第一端与所述上拉节点连接；

N个输出模块，N为大于1的整数，其中，

第n输出模块分别与第n时钟信号输入端、所述上拉节点、所述电容模块的第二端、第n栅极驱动信号输出端、所述第一电平输入端和第n复位端连接；所述第n输出模块用于：在所述第n时钟信号输入端和所述上拉节点的控制下，控制所述第n栅极驱动信号输出端与所述第n时钟信号输入端是否连接，以及控制所述第n栅极驱动信号输出端与所述电容模块的第二端是否连接；所述第n输出模块还用于：在所述第n复位端的控制下，控制所述第n栅极驱动信号输出端与所述电容模块的第二端是否连接，以及控制所述第n栅极驱动信号输出端与所述第一电平输入端是否连接；n为小于或等于N的正整数。

进一步地，所述移位寄存器单元还包括：N个输出控制模块，其中，

第n输出控制模块分别与第n+1时钟信号输入端、所述第n输出模块和所述第一电平输入端连接，用于在所述第n+1时钟信号输入端的控制下，通过控制所述第n输出模块与所述第一电平输入端是否连接，来使得所述第n输出模块控制所述第n栅极驱动信号输出端与所述第n时钟信号输入端是否连接。

进一步地，所述移位寄存器单元还包括：节点放电模块和N个输出端放电模块，其中，

所述节点放电模块分别与所述下拉节点、所述上拉节点和所述第一电平输入端连接，用于在所述下拉节点的控制下，控制所述上拉节点与所述第一电平输入端是否连接；

第n输出端放电模块分别与所述下拉节点、所述第n栅极驱动信号输出端和所述第一电平输入端连接，用于在所述下拉节点的控制下，控制所述第n栅极驱动信号输出端与所述第一电平输入端是否连接。

进一步地，所述上拉节点控制模块用于在所述输入控制端的控制下，控制所述电源信号输入端与所述上拉节点是否连接，还用于在所述第N复位端的控制下，控制所述上拉节点与所述第一电平输入端是否连接；

所述下拉节点控制模块用于在所述第二电平输入端和所述上拉节点的控制下，控制所述下拉节点与所述第二电平输入端是否连接，还用于在所述上拉节点的控制下，控制所述下拉节点与所述第一电平输入端是否连接。

进一步地，所述第n输出模块包括：

第一开关管，所述第一开关管的栅极与所述第n时钟信号输入端连接，所述第一开关管的第一极与所述上拉节点连接；

第二开关管，所述第二开关管的栅极与所述第一开关管的第二极连接，所述第二开关管的第一极与所述第n时钟信号输入端连接，所述第二开关管的第二极与所述第n栅极驱动信号输出端连接；

第三开关管，所述第三开关管的栅极与所述第二开关管的第二极连接，所述第三开关管的第一极与所述电容模块的第二端连接，所述第三开关管的第二极与所述第n栅极驱动信号输出端连接；

第四开关管，所述第四开关管的栅极与所述第n复位端连接，所述第四开关管的第一极与所述第n栅极驱动信号输出端连接，所述第四开关管的第二极与所述第一电平输入端连接。

进一步地，所述第n输出控制模块包括：

第五开关管，所述第五开关管的栅极与所述第n+1时钟信号输入端连接，所述第五开关管的第一极与所述第二开关管的栅极连接，所述第五开关管的第二极与所述第一电平输入端连接。

进一步地，所述节点放电模块包括：

第六开关管，所述第六开关管的栅极与所述下拉节点连接，所述第六开关管的第一极与所述上拉节点连接，所述第六开关管的第二极与所述第一电平输入端连接；

所述第n输出端放电模块包括：

第七开关管，所述第七开关管的栅极与所述下拉节点连接，所述第七开关管的第一极与所述第n栅极驱动信号输出端连接，所述第七开关管的第二极与所述第一电平输入端连接。

进一步地，所述上拉节点控制模块包括：

第八开关管，所述第八开关管的栅极与所述输入控制端连接，所述第八开关管的第一极与所述电源信号输入端连接，所述第八开关管的第二极与所述上拉节点连接；

第九开关管，所述第九开关管的栅极与所述第N复位端连接，所述第九开关管的第一极与所述上拉节点连接，所述第九开关管的第二极与所述第一电平输入端连接；

所述下拉节点控制模块包括：

第十开关管，所述第十开关管的栅极和所述第十开关管的第一极均与所述第二电平输入端连接；

第十一开关管，所述第十一开关管的栅极与所述第十开关管的第二极连接，所述第十一开关管的第一极与所述第二电平输入端连接，所述第十一开关管的第二极与所述下拉节点连接；

第十二开关管，所述第十二开关管的栅极与所述上拉节点连接，所述第十二开关管的第一极与所述下拉节点连接，所述第十二开关管的第二极与所述第一电平输入端连接；

第十三开关管，所述第十三开关管的栅极与所述上拉节点连接，所述第十三开关管的第一极与所述第十一开关管的栅极连接，所述第十三开关管的第二极与所述第一电平输入端连接。

基于上述移位寄存器单元的技术方案，本发明的第二方面提供一种栅极驱动电路，包括上述移位寄存器单元。

基于上述移位寄存器单元的技术方案，本发明的第三方面提供一种移位寄存器单元的驱动方法，应用于上述移位寄存器单元，所述驱动方法包括：

输入时段，在所述输入控制端的控制下，所述上拉节点控制模块控制所述电源信号输入端与所述上拉节点连接；

N个输出时段，其中，

在第n输出时段中，在所述第n时钟信号输入端和所述上拉节点的控制下，所述第n输出模块控制所述第n栅极驱动信号输出端与所述第n时钟信号输入端连接，控制所述第n栅极驱动信号输出端与所述电容模块的第二端连接；在第n-1复位端的控制下，第n-1输出模块控制所述第n-1栅极驱动信号输出端与所述第一电平输入端连接，并控制所述第n-1栅极驱动信号输出端与所述电容模块的第二端不连接；

在复位时段，在所述第N复位端的控制下，所述第N输出模块控制所述第N栅极驱动信号输出端与所述第一电平输入端连接，并控制所述第N栅极驱动信号输出端与所述电容模块的第二端不连接；在所述第N复位端的控制下，所述上拉节点控制模块控制所述上拉节点与所述第一电平输入端连接；

在保持时段，在所述第二电平输入端和所述上拉节点的控制下，所述下拉节点控制模块控制所述下拉节点与所述第二电平输入端连接，控制所述下拉节点与所述第一电平输入端不连接。

进一步地，当所述移位寄存器单元还包括N个输出控制模块时，所述驱动方法还包括：

在所述第n输出时段中，在所述第n时钟信号输入端的控制下，第n-1输出控制模块通过控制所述第n-1输出模块与所述第一电平输入端连接，来使得所述第n输出模块控制所述第n-1栅极驱动信号输出端与所述第n-1时钟信号输入端不连接；

在所述复位时段中，在所述第N+1时钟信号输入端的控制下，第N输出控制模块通过控制所述第N输出模块与所述第一电平输入端连接，来控制所述第N栅极驱动信号输出端与所述第N时钟信号输入端不连接。

进一步地，当所述移位寄存器单元还包括节点放电模块和N个输出端放电模块时，所述驱动方法还包括：

在所述复位时段和所述保持时段，在所述下拉节点的控制下，所述节点放电模块控制所述上拉节点与所述第一电平输入端连接；在所述下拉节点的控制下，所述第n输出端放电模块控制所述第n栅极驱动信号输出端与所述第一电平输入端连接。

本发明提供的技术方案中，通过设置多个输出模块共用同一个上拉节点控制模块、下拉节点控制模块、电容模块、上拉节点和下拉节点，并结合时序控制，在不同的输出时段，控制对应的输出模块输出栅极驱动信号，实现了一个移位寄存器单元能够分时输出多个栅极驱动信号，因此，利用本发明提供的移位寄存器单元形成栅极驱动电路时，减少了栅极驱动电路所需要的薄膜晶体管的数量，从而降低了功耗，以及栅极驱动电路的生产成本，提高了生产良率。而且，由于栅极驱动电路所需要的薄膜晶体管的数量较少，使得在将该栅极驱动电路应用的显示装置中时，很好的满足了显示装置的窄边框化的设计需求。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例提供的移位寄存器单元的模块示意图；

图2为本发明实施例提供的移位寄存器单元的工作时序图；

图3为本发明实施例提供的移位寄存器单元的第一示意图；

图4为本发明实施例提供的移位寄存器单元的第一示意图；

图5为本发明实施例提供的栅极驱动电路的结构示意图。

附图标记：

1-上拉节点控制模块， 2-下拉节点控制模块，

31-第一输出模块， 32-第二输出模块，

33-第三输出模块， 34-第四输出模块，

41第一输出控制模块， 42-第二输出控制模块，

51-节点放电模块， 52-第一输出端放电模块，

53-第二输出端放电模块， 6-电容模块，

71-第一移位寄存器单元， 72-第二移位寄存器单元，

INPUT-输入控制端， PD-下拉节点，

PU-上拉节点， RESET1-第一复位端，

RESET2-第二复位端， RESET3-第三复位端，

RESET4-第四复位端， VGL-第一电平输入端，

VGH-第二电平输入端， VDD-电源信号输入端，

CLK1-第一时钟信号输入端， CLK2-第二时钟信号输入端，

CLK3-第三时钟信号输入端， P1-输入时段，

P21-第一输出时段， P22-第二输出时段，

P3-复位时段， P4-保持时段，

OUTPUT1-第一栅极驱动信号输出端， OUTPUT2-第二栅极驱动信号输出端，

OUTPUT3-第三栅极驱动信号输出端， OUTPUT4-第四栅极驱动信号输出端，

C1-第一电容， T1-第一开关管，

T2-第二开关管， T3-第三开关管，

T4-第四开关管， T5-第五开关管，

T6-第六开关管， T7-第七开关管，

T8-第八开关管， T9-第九开关管，

T10-第十开关管， T11-第十一开关管，

T12-第十二开关管， T13-第十三开关管，

STV-起始帧信号输出端。

具体实施方式

为了进一步说明本发明实施例提供的移位寄存器单元及其驱动方法、栅极驱动电路，下面结合说明书附图进行详细描述。

请参阅图1，本发明实施例提供的移位寄存器单元包括：上拉节点控制模块1、下拉节点控制模块2、电容模块6和N个输出模块。

具体地，上拉节点控制模块1分别与输入控制端INPUT、电源信号输入端VDD、上拉节点PU、第N复位端和第一电平输入端VGL连接；下拉节点控制模块2分别与上拉节点PU、第二电平输入端VGH、第一电平输入端VGL和下拉节点PD连接；电容模块6的第一端与上拉节点PU连接；对于N个输出模块，N为大于1的整数，且其中第n输出模块分别与第n时钟信号输入端、上拉节点PU、电容模块6的第二端、第n栅极驱动信号输出端、第一电平输入端VGL和第n复位端连接；第n输出模块用于：在第n时钟信号输入端和上拉节点PU的控制下，控制第n栅极驱动信号输出端与第n时钟信号输入端是否连接，以及控制第n栅极驱动信号输出端与电容模块6的第二端是否连接；第n输出模块还用于：在第n复位端的控制下，控制第n栅极驱动信号输出端与第一电平输入端VGL是否连接；n为小于或等于N的正整数。

请参阅图2，上述移位寄存器单元在实际工作时，包括多个工作周期，每一个工作周期均依次包括：输入时段P1、N个输出时段、复位时段P3和保持时段P4。

在输入时段P1，在输入控制端INPUT的控制下，上拉节点控制模块1控制电源信号输入端VDD与上拉节点PU连接，将上拉节点PU的电位拉高；在上拉节点PU的控制下，下拉节点控制模块2控制下拉节点PD和第一电平输入端VGL连接。

在N个输出时段，其中，

在第一输出时段P21中，在第一时钟信号输入端CLK1和上拉节点PU的控制下，第一输出模块31控制第一栅极驱动信号输出端OUTPUT1与第一时钟信号输入端CLK1连接，并控制第一栅极驱动信号输出端OUTPUT1与电容模块6的第二端连接，使第一栅极驱动信号输出端OUTPUT1输出第一栅极驱动信号，并将上拉节点PU的电位进一步拉高；

当n大于1时，在第n输出时段中，在第n时钟信号输入端和上拉节点PU的控制下，第n输出模块控制第n栅极驱动信号输出端与第n时钟信号输入端连接，控制第n栅极驱动信号输出端与电容模块6的第二端连接，使第n栅极驱动信号输出端输出第n栅极驱动信号，并保持上拉节点PU的电位；在第n-1复位端的控制下，第n-1输出模块控制第n-1栅极驱动信号输出端与电容模块6的第二端不连接，并控制第n-1栅极驱动信号输出端与第一电平输入端VGL连接，将第n-1栅极驱动信号输出端的电位拉低；在上拉节点PU的控制下，下拉节点控制模块2继续控制下拉节点PD和第一电平输入端VGL连接。

在复位时段P3，在第N复位端的控制下，第N输出模块控制第N栅极驱动信号输出端与第一电平输入端VGL连接，并控制第N栅极驱动信号输出端与所述电容模块6的第二端不连接，从而将第N栅极驱动信号输出端的电位拉低；在第N复位端的控制下，上拉节点控制模块1控制上拉节点PU与第一电平输入端VGL连接，将上拉节点PU的电位拉低；在高电平信号输入端和低电位的上拉节点PU的控制下，下拉节点控制模块2控制下拉节点PD与第二电平输入端VGH连接，控制下拉节点PD与第一电平输入端VGL不连接，从而将下拉节点PD的电位拉高；

在保持时段P4，在第二电平输入端VGH和低电位的上拉节点PU的控制下，下拉节点控制模块2继续控制下拉节点PD与第二电平输入端VGH连接，控制下拉节点PD与第一电平输入端VGL不连接，将下拉节点PD的电位保持在高电位。

值得注意的是，上述第一电平输入端VGL可选为低电平输入端，上述第二电平输入端VGH可选为高电平输入端，但不仅限于此。

结合上述实施例提供的移位寄存器单元的结构和具体工作过程可知，本发明实施例提供的移位寄存器单元中，包括上拉节点控制模块1、下拉节点控制模块2、电容模块6和N个输出模块，且该移位寄存器单元的每一个工作周期均依次包括输入时段P1、N个输出时段、复位时段P3和保持时段P4。

具体地，在第一输出时段P21，第一输出模块31能够控制第一栅极驱动信号输出端OUTPUT1与第一时钟信号输入端CLK1连接，并控制第一栅极驱动信号输出端OUTPUT1与电容模块6的第二端连接，使第一栅极驱动信号输出端OUTPUT1输出第一栅极驱动信号；当n大于1时，在第n输出时段，第n输出模块能够控制第n栅极驱动信号输出端与第n时钟信号输入端连接，并控制第n栅极驱动信号输出端与电容模块6的第二端连接，使第n栅极驱动信号输出端输出第n栅极驱动信号，同时，在第n-1复位端的控制下，第n-1输出模块控制第n-1栅极驱动信号输出端与电容模块6的第二端不连接，并控制第n-1栅极驱动信号输出端与第一电平输入端VGL连接，保证在该第n输出时段，只有第n栅极驱动信号输出端能够输出第n栅极驱动信号。

可见，上述移位寄存器单元中，N个输出时段与N个输出模块一一对应，在每一个输出时段，有且仅有一个输出模块对应输出栅极驱动信号。

因此，相比于现有技术中，每一个移位寄存器单元只包括一个输出模块，仅能够输出用于驱动一条栅线的栅极驱动信号的结构，本发明实施例提供的移位寄存器单元中，通过设置多个输出模块共用同一个上拉节点控制模块1、下拉节点控制模块2、电容模块6、上拉节点PU和下拉节点PD，并结合时序控制，在不同的输出时段，控制对应的输出模块输出栅极驱动信号，实现了一个移位寄存器单元能够分时输出多个栅极驱动信号，因此，利用本发明实施例提供的移位寄存器单元形成栅极驱动电路时，减少了栅极驱动电路所需要的薄膜晶体管的数量，从而降低了功耗，以及栅极驱动电路的生产成本，提高了生产良率。而且，由于栅极驱动电路所需要的薄膜晶体管的数量较少，使得在将该栅极驱动电路应用的显示装置中时，很好的满足了显示装置的窄边框化的设计需求。

请继续参阅图1和图2，上述实施例提供的移位寄存器单元还包括：与N个输出模块一一对应的N个输出控制模块，其中，第n输出控制模块分别与第n+1时钟信号输入端、第n输出模块和第一电平输入端VGL连接，用于在第n+1时钟信号输入端的控制下，通过控制第n输出模块与第一电平输入端VGL是否连接，来使得所述第n输出模块控制第n栅极驱动信号输出端与第n时钟信号输入端是否连接。

具体地，在第n输出时段中，在第n时钟信号输入端的控制下，第n-1输出控制模块通过控制第n-1输出模块与第一电平输入端VGL连接，来控制第n-1栅极驱动信号输出端与第n-1时钟信号输入端不连接；在复位时段P3中，在第N+1时钟信号输入端的控制下，第N输出控制模块通过控制第N输出模块与第一电平输入端VGL连接，来控制第N栅极驱动信号输出端与第N时钟信号输入端不连接。

上述移位寄存器单元所包括的N个输出控制模块中，第n-1输出控制模块能够在第n栅极驱动信号输出端输出第n栅极驱动信号时，通过控制第n-1输出模块与第一电平输入端VGL连接，来控制第n-1栅极驱动信号输出端与第n-1时钟信号输入端不连接，使得在第n输出时段，第n-1栅极驱动信号输出端能够仅在第n-1复位端的控制下，与低电位输入端连接，从而使得第n-1栅极驱动信号输出端在第n输出时段为稳定的低电位，避免了其对第n栅极驱动信号输出端的输出产生影响。

第N输出控制模块能够在复位时段P3，通过控制第N输出模块与第一电平输入端VGL连接，来控制第N栅极驱动信号输出端与第N时钟信号输入端不连接；从而使得在复位时段P3，第N栅极驱动信号输出端能够仅在第N复位端的控制下，与低电位输入端连接，从而使得第N栅极驱动信号输出端在复位时段P3为稳定的低电位，保证了移位寄存器单元工作的稳定性。

请继续参阅图1和图2，上述实施例提供的移位寄存器单元还包括节点放电模块51和N个输出端放电模块，其中，节点放电模块51分别与下拉节点PD、上拉节点PU和第一电平输入端VGL连接，用于在下拉节点PD的控制下，控制上拉节点PU与第一电平输入端VGL是否连接；第n输出端放电模块分别与下拉节点PD、第n栅极驱动信号输出端和第一电平输入端VGL连接，用于在下拉节点PD的控制下，控制第n栅极驱动信号输出端与第一电平输入端VGL是否连接。

在复位时段P3，在高电位的下拉节点PD的控制下，节点放电模块51控制上拉节点PU与第一电平输入端VGL连接，从而将上拉节点PU的电位拉低；在高电位的下拉节点PD的控制下，第n输出端放电模块控制第n栅极驱动信号输出端与第一电平输入端VGL连接，从而使第n栅极驱动信号输出端不输出栅极驱动信号。

在保持时段P4，在高电位的下拉节点PD的控制下，上拉节点PU的电位继续被拉低，第n栅极驱动信号输出端继续不输出栅极驱动信号。

上述实施例提供的移位寄存器单元在复位时段P3和保持时段P4，在高电平信号输入端和低电位的上拉节点PU的控制下，下拉节点控制模块2控制下拉节点PD与第二电平输入端VGH连接，控制下拉节点PD与第一电平输入端VGL不连接，从而将下拉节点PD的电位保持在高电位；保持在高电位的下拉节点PD又能够通过控制节点放电模块51和N个输出端放电模块，实现对上拉节点PU和N个栅极驱动信号输出端在复位时段P3和保持时段P4的持续放电，避免了由时钟信号输入端输入的时钟信号引起的耦合噪音电压的问题，提高了移位寄存器单元的稳定性和良率。因此，由上述实施例提供的移位寄存器单元构成的栅极驱动电路具有噪音小，功耗低等特点。

请继续参阅图1和图2，移位寄存器单元所包括的上拉节点控制模块1用于在输入控制端INPUT的控制下，控制电源信号输入端VDD与上拉节点PU是否连接，还用于在第N复位端的控制下，控制上拉节点PU与第一电平输入端VGL是否连接；下拉节点控制模块2用于在第二电平输入端VGH和上拉节点PU的控制下，控制下拉节点PD与第二电平输入端VGH是否连接，还用于在上拉节点PU的控制下，控制下拉节点PD与第一电平输入端VGL是否连接。

具体地，在输入时段P1，上拉节点控制模块1用于控制上拉节点PU与输入控制端INPUT连接，在除输入时段P1的其他时段，上拉节点控制模块1用于控制上拉节点PU与输入控制端INPUT不连接；在输入时段P1和N个输出时段，上拉节点控制模块1用于控制上拉节点PU与第一电平输入端VGL不连接；在复位时段P3，上拉节点控制模块1用于在第N复位端的控制下，控制上拉节点PU与第一电平输入端VGL连接。

在输入时段P1和N个输出时段，下拉节点控制模块2用于在第二电平输入端VGH和高电位的上拉节点PU的控制下，控制下拉节点PD与第二电平输入端VGH不连接，控制下拉节点PD与第一电平输入端VGL连接；在复位时段P3和保持时段P4，下拉节点控制模块2用于在第二电平输入端VGH和低电位的上拉节点PU的控制下，控制下拉节点PD与第二电平输入端VGH连接，控制下拉节点PD与第一电平输入端VGL不连接。

上述实施例提供的上拉节点控制模块1、下拉节点控制模块2、电容模块6和N个输出模块的具体结构均多种多样，下面给出各模块的一种具体结构，但不仅限于此。

如图3所示，上述第n输出模块包括：第一开关管T1、第二开关管T2、第三开关管T3和第四开关管T4，其中，第一开关管T1的栅极与第n时钟信号输入端连接，第一开关管T1的第一极与上拉节点PU连接；第二开关管T2的栅极与第一开关管T1的第二极连接，第二开关管T2的第一极与第n时钟信号输入端连接，第二开关管T2的第二极与第n栅极驱动信号输出端连接；第三开关管T3的栅极与第二开关管T2的第二极连接，第三开关管T3的第一极与电容模块6的第二端连接，第三开关管T3的第二极与第n栅极驱动信号输出端连接；第四开关管T4的栅极与第n复位端连接，第四开关管T4的第一极与第n栅极驱动信号输出端连接，第四开关管T4的第二极与第一电平输入端VGL连接。

上述第n输出控制模块包括第五开关管T5，第五开关管T5的栅极与第n+1时钟信号输入端连接，第五开关管T5的第一极与第二开关管的栅极连接，第五开关管T5的第二极与第一电平输入端VGL连接。

上述节点放电模块51包括第六开关管T6，第六开关管T6的栅极与下拉节点PD连接，第六开关管T6的第一极与上拉节点PU连接，第六开关管T6的第二极与第一电平输入端VGL连接。

上述第n输出端放电模块包括第七开关管T7，第七开关管T7的栅极与下拉节点PD连接，第七开关管T7的第一极与第n栅极驱动信号输出端连接，第七开关管T7的第二极与第一电平输入端VGL连接。

上述上拉节点控制模块1包括：第八开关管T8和第九开关管T9，其中第八开关管T8的栅极与输入控制端INPUT连接，第八开关管T8的第一极与电源信号输入端VDD连接，第八开关管T8的第二极与上拉节点PU连接；第九开关管T9的栅极与第N复位端连接，第九开关管T9的第一极与上拉节点PU连接，第九开关管T9的第二极与第一电平输入端VGL连接。

上述下拉节点控制模块2包括：第十开关管T10、第十一开关管T11、第十二开关管T12和第十三开关管T13，其中第十开关管T10的栅极和第十开关管T10的第一极均与第二电平输入端VGH连接；第十一开关管T11的栅极与第十开关管T10的第二极连接，第十一开关管T11的第一极与第二电平输入端VGH连接，第十一开关管T11的第二极与下拉节点PD连接；第十二开关管T12的栅极与上拉节点PU连接，第十二开关管T12的第一极与下拉节点PD连接，第十二开关管T12的第二极与第一电平输入端VGL连接；第十三开关管T13的栅极与上拉节点PU连接，第十三开关管T13的第一极与第十一开关管的栅极连接，第十三开关管T13的第二极与第一电平输入端VGL连接。

电容模块6包括第一电容C1，第一电容C1的第一端作为电容模块6的第一端，第一电容C1的第二端作为电容模块6的第二端。

上述结构的移位寄存器单元工作时，在输入时段P1，输入控制端INPUT控制第八开关管T8导通，使得上拉节点PU与电源信号输入端VDD连接，将上拉节点PU的电位拉高；高电位的上拉节点PU控制第十二开关管T12导通，使得下拉节点PD与低电平信号输入端连接，将下拉节点PD的电位拉低，同时高电位的上拉节点PU控制第十三开关管T13导通，使第十一开关管T11的栅极与低电平信号输入端连接，将第十一开关管T11的栅极的电位拉低，从而第十一开关管T11截止，使得下拉节点PD与第二电平输入端VGH不连接。

以N等于2为例，参阅图1-图4，上述移位寄存器单元包括两个输出模块，即第一输出模块31和第二输出模块32，且两个输出模块的结构相同，均包括第一开关管T1、第二开关管T2、第三开关管T3和第四开关管T4。上述移位寄存器单元包括两个输出控制模块，即第一输出控制模块41和第二输出控制模块42，且两个输出控制模块结构相同，均包括第五开关管T5。上述移位寄存器单元包括两个输出端放电模块，即第一输出端放电模块52和第二输出端放电模块53，且两个输出端放电模块的结构相同，均包括第七开关管T7。

在第一输出时段P21，第一时钟信号输入端CLK1控制第一输出模块31中的第一开关管T1导通，使得高电位的上拉节点PU与第一输出模块31中的第二开关管T2的栅极连接，高电位的上拉节点PU控制第一输出模块31中的第二开关管T2导通，使得第一输出模块31中的第三开关管T3的栅极和第一栅极驱动信号输出端OUTPUT1均与第一时钟信号输入端CLK1连接，第一时钟信号输入端CLK1控制第一输出模块31中的第三开关管T3导通，使得第一栅极驱动信号输出端OUTPUT1与电容模块6的第二端连接，进而使第一栅极驱动信号输出端OUTPUT1输出第一栅极驱动信号，并将上拉节点PU的电位进一步拉高。

在第二输出时段P22，第二时钟信号输入端CLK2控制第二输出模块32中的第一开关管T1导通，使得高电位的上拉节点PU与第二输出模块32中的第二开关管T2的栅极连接，高电位的上拉节点PU控制第二输出模块32中的第二开关管T2导通，使得第二输出模块32中的第三开关管T3的栅极和第二栅极驱动信号输出端OUTPUT2均与第二时钟信号输入端CLK2连接，第二时钟信号输入端CLK2控制第二输出模块32中的第三开关管T3导通，使得第二栅极驱动信号输出端OUTPUT2与电容模块6的第二端连接，进而使第二栅极驱动信号输出端OUTPUT2输出第二栅极驱动信号，并保持上拉节点PU进一步拉高后的高电位。

同时，在第二输出时段P22，第一复位端RESET1控制第一输出模块31中的第四开关管T4导通，使得第一栅极驱动信号输出端OUTPUT1，以及第一输出模块31中的第三开关管T3的栅极均与低电平信号输入端连接，从而第一输出模块31中的第三开关管T3截止，第一栅极驱动信号输出端OUTPUT1与电容模块6的第二端不连接，第一栅极驱动信号输出端OUTPUT1不输出栅极驱动信号。另外，在第二输出时段P22，第二时钟信号输入端CLK2控制第一输出控制模块41中的第五开关管T5导通，使得第一输出模块31中的第二开关管T2的栅极与低电平信号输入端连接，在低电平信号输入端的控制下，第一输出模块31中的第二开关管T2截止，使得第一栅极驱动信号输出端OUTPUT1与第一时钟信号输入端CLK1不连接。

在复位时段P3，在第二复位端RESET2的控制下，第二输出模块32中的第四开关管导通，使得第二栅极驱动信号输出端OUTPUT2，以及第二输出模块32中的第三开关管T3的栅极均与低电平信号输入端连接，从而第二输出模块32中的第三开关管T3截止，第二栅极驱动信号输出端OUTPUT2与电容模块6的第二端不连接，第二栅极驱动信号输出端OUTPUT2不输出栅极驱动信号。同时，在复位时段P3，第三时钟信号输入端CLK3控制第二输出控制模块42中的第五开关管T5导通，使得第二输出模块32中的第二开关管T2的栅极与低电平信号输入端连接，在低电平信号输入端的控制下，第二输出模块32中的第二开关管T2截止，使得第二栅极驱动信号输出端OUTPUT2与第二时钟信号输入端CLK2不连接。另外，在复位时段P3，第二复位端RESET2控制第九开关管导通，使得上拉节点PU与低电平信号输入端连接，将上拉节点PU的电位拉低；低电位的上拉节点PU控制第十二开关管T12和第十三开关管T13截止，第二电平输入端VGH控制第十开关管T10和第十一开关管T11导通，使得下拉节点PD与高电平信号输入端连接，将下拉节点PD的电平拉高；高电平的下拉节点PD控制第六开关管T6导通，使得上拉节点PU通过第六开关管T6与第一电平输入端VGL连接，高电平的下拉节点PD控制第一输出端放电模块52中的第七开关管T7导通，使得第一栅极驱动信号输出端OUTPUT1与第一电平输入端VGL连接，高电平的下拉节点PD控制第二输出端放电模块53中的第七开关管T7导通，使得第二栅极驱动信号输出端OUTPUT2与第一电平输入端VGL连接。

在保持时段P4，在第二电平输入端VGH和低电位的上拉节点PU的控制下，第十开关管T10和第十一开关管T11继续导通，第十二开关管T12和第十三开关管T13继续截止，使得下拉节点PD继续与第二电平输入端VGH连接，进而使得下拉节点PD保持在高电位；高电位的下拉节点PD继续控制第六开关管T6、第一输出端放电模块52中的第七开关管T7以及第二输出端放电模块53中的第七开关管T7导通，使得上拉节点PU保持在低电位，第一栅极驱动信号输出端OUTPUT1和第二栅极驱动信号输出端OUTPUT2均不输出栅极驱动信号。

上述结构的移位寄存器单元中，在输入时段P1和各输出阶段，将下拉节点PD的电位拉低，使得第六开关管T6和各输出模块中包括的第七开关管T7均截止，从而保证了上拉节点及各栅极驱动信号输出端的信号的稳定性。

此外，上述结构的移位寄存器单元中，通过在输出控制模块中设置第五开关管T5来控制对应的输出模块中的第二开关管T2的导通与截止，更好的实现了在各输出时段以及复位时段P3、保持时段P4，对各输出模块中的第二开关管T2，以及各栅极驱动信号输出端进行放噪，更好的提升了移位寄存器单元工作的稳定性。

值得注意的是，上述实施例提供的移位寄存器单元中，N个输出模块一一对应输出N个栅极驱动信号，其中第n个输出模块输出的第n栅极驱动信号作为第n-1复位端的复位信号。另外，当移位寄存器单元中包括三个以上的输出模块时，移位寄存器单元中包括的各输出模块以及各输出控制模块可以根据需要循环利用由第一时钟信号输入端CLK1、第二时钟信号输入端CLK2和第三时钟信号输入端CLK3对应输出的时钟信号，而不需要引入新的时钟信号。

需要说明的是，在本实施例中以各个开关管为N型晶体管，且第一极为源极，第二极为漏极为例进行说明。上述各个开关管也可以为P型晶体管，且各个开关管为P型晶体管的电路设计也在本申请的保护范围之内。另外，由各时钟信号输入端对应输入的时钟信号均为脉冲信号；正常工作情况下，由第一电平输入端VGL(可以与电源负极连接，但不仅限于此)输入的低电平信号为直流信号。

本发明实施例还提供了一种栅极驱动电路，包括若干上述实施例提供的移位寄存器单元。

上述栅极驱动电路可包括多个级联的移位寄存器单元，下面以包括两个移位寄存器单元为例，对栅极驱动电路的结构和连接方式进行说明。

如图5所示，栅极驱动电路包括第一移位寄存器单元71和第二移位寄存器单元72，其中第一移位寄存器单元71中包括上拉节点控制模块、下拉节点控制模块、电容模块、节点放电模块、第一输出端放电模块、第二输出端放电模块、第一输出控制模块、第二输出控制模块(图中未示出)、第一输出模块31和第二输出模块32；第二移位寄存器单元72中包括上拉节点控制模块、下拉节点控制模块、电容模块、节点放电模块、第一输出端放电模块、第二输出端放电模块、第一输出控制模块、第二输出控制模块(图中未示出)、第三输出模块33和第四输出模块34。

第一输出模块31通过第一栅极驱动信号输出端OUTPUT1输出第一栅极驱动信号，第二输出模块32通过第二栅极驱动信号输出端OUTPUT2输出第二栅极驱动信号，第三输出模块33通过第三栅极驱动信号输出端OUTPUT3输出第三栅极驱动信号，第四输出模块34通过第四栅极驱动信号输出端OUTPUT4输出第四栅极驱动信号。

该栅极驱动电路工作时，由起始帧信号输出端STV向第一移位寄存器单元71的输入控制端INPUT提供输入控制信号；由第二栅极驱动信号输出端OUTPUT2向第二移位寄存器单元72的输入控制端INPUT提供输入控制信号。由第二栅极驱动信号输出端OUTPUT2向第一复位端RESET1提供第一复位信号；由第三栅极驱动信号输出端OUTPUT3向第二复位端RESET2提供第二复位信号；由第四栅极驱动信号输出端OUTPUT4向第三复位端RESET3提供第三复位信号。

由于上述移位寄存器单元设置多个输出模块共用同一个上拉节点控制模块1、下拉节点控制模块2、电容模块6、上拉节点PU和下拉节点PD，并结合时序控制，在不同的输出时段，控制对应的输出模块输出栅极驱动信号，实现了一个移位寄存器单元能够分时输出多个栅极驱动信号，因此，本发明实施例提供的栅极驱动电路在由上述移位寄存器单元构成时，减少了栅极驱动电路所需要的薄膜晶体管的数量，从而降低了功耗，以及栅极驱动电路的生产成本，提高了生产良率。而且，由于栅极驱动电路所需要的薄膜晶体管的数量较少，使得在将该栅极驱动电路应用的显示装置中时，很好的满足了显示装置的窄边框化的设计需求。

本发明实施例还提供了一种移位寄存器单元的驱动方法，应用于上述实施例提供的移位寄存器单元，该移位寄存器单元的驱动方法包括：输入时段P1、N个输出时段、复位时段P3和保持时段P4。

具体地，在输入时段P1，在输入控制端INPUT的控制下，上拉节点控制模块1控制电源信号输入端VDD与上拉节点PU连接。

在第n输出时段中，在第n时钟信号输入端和上拉节点PU的控制下，第n输出模块控制第n栅极驱动信号输出端与第n时钟信号输入端连接，控制第n栅极驱动信号输出端与电容模块6的第二端连接；在第n-1复位端的控制下，第n-1输出模块控制第n-1栅极驱动信号输出端与第一电平输入端VGL连接，并控制第n-1栅极驱动信号输出端与电容模块6的第二端不连接。

在复位时段P3，在第N复位端的控制下，第N输出模块控制第N栅极驱动信号输出端与第一电平输入端VGL连接，并控制第N栅极驱动信号输出端与电容模块6的第二端不连接；在第N复位端的控制下，上拉节点控制模块1控制上拉节点PU与第一电平输入端VGL连接。

在保持时段P4，在第二电平输入端VGH和上拉节点PU的控制下，下拉节点控制模块2控制下拉节点PD与第二电平输入端VGH连接，控制下拉节点PD与第一电平输入端VGL不连接。

结合上述移位寄存器单元的结构和具体驱动过程可知，采用本发明实施例提供的驱动方法驱动上述移位寄存器单元时，在第一输出时段P21，第一输出模块31能够控制第一栅极驱动信号输出端OUTPUT1与第一时钟信号输入端CLK1连接，并控制第一栅极驱动信号输出端OUTPUT1与电容模块6的第二端连接，使第一栅极驱动信号输出端OUTPUT1输出第一栅极驱动信号；当n大于1时，在第n输出时段，第n输出模块能够控制第n栅极驱动信号输出端与第n时钟信号输入端连接，并控制第n栅极驱动信号输出端与电容模块6的第二端连接，使第n栅极驱动信号输出端输出第n栅极驱动信号，同时，在第n-1复位端的控制下，第n-1输出模块控制第n-1栅极驱动信号输出端与电容模块6的第二端不连接，并控制第n-1栅极驱动信号输出端与第一电平输入端VGL连接，从而保证了在每一个输出时段，只有一个栅极驱动信号输出端能够输出栅极驱动信号。

因此，本发明实施例提供的驱动方法驱动上述移位寄存器单元时，上述移位寄存器单元可通过设置多个输出模块共用同一个上拉节点控制模块1、下拉节点控制模块2、电容模块6、上拉节点PU和下拉节点PD，实现在不同的输出时段，控制对应的输出模块输出栅极驱动信号，实现了一个移位寄存器单元能够分时输出多个栅极驱动信号，因此，将利用本发明实施例提供的驱动方法驱动的移位寄存器单元形成栅极驱动电路时，减少了栅极驱动电路所需要的薄膜晶体管的数量，从而降低了功耗，以及栅极驱动电路的生产成本，提高了生产良率。而且，由于栅极驱动电路所需要的薄膜晶体管的数量较少，使得在将该栅极驱动电路应用的显示装置中时，很好的满足了显示装置的窄边框化的设计需求。

当上述移位寄存器单元还包括N个输出控制模块时，上述实施例提供的驱动方法还包括：

在第n输出时段中，在第n时钟信号输入端的控制下，第n-1输出控制模块通过控制第n-1输出模块与第一电平输入端VGL连接，来使得所述第n输出模块控制第n-1栅极驱动信号输出端与第n-1时钟信号输入端不连接。

在复位时段P3中，在第N+1时钟信号输入端的控制下，第N输出控制模块通过控制第N输出模块与第一电平输入端VGL连接，来控制第N栅极驱动信号输出端与第N时钟信号输入端不连接。

采用上述实施例提供的驱动方法驱动的移位寄存器单元所包括的N个输出控制模块中，第n-1输出控制模块能够在第n栅极驱动信号输出端输出第n栅极驱动信号时，通过控制第n-1输出模块与第一电平输入端VGL连接，来控制第n-1栅极驱动信号输出端与第n-1时钟信号输入端不连接；使得在第n输出时段，第n-1栅极驱动信号输出端能够仅在第n-1复位端的控制下，与低电位输入端连接，从而使得第n-1栅极驱动信号输出端在第n输出时段为稳定的低电位，避免了其对第n栅极驱动信号输出端的输出产生影响。此外，第N输出控制模块能够在复位时段P3，通过控制第N输出模块与第一电平输入端VGL连接，来控制第N栅极驱动信号输出端与第N时钟信号输入端不连接；从而使得在复位时段P3，第N栅极驱动信号输出端能够仅在第N复位端的控制下，与低电位输入端连接，从而使得第N栅极驱动信号输出端在复位时段P3为稳定的低电位，保证了移位寄存器单元工作的稳定性。

当上述移位寄存器单元还包括节点放电模块51和N个输出端放电模块时，上述实施例提供的驱动方法还包括：

在复位时段P3和保持时段P4，在下拉节点PD的控制下，节点放电模块51控制上拉节点PU与第一电平输入端VGL连接；在下拉节点PD的控制下，第n输出端放电模块控制第n栅极驱动信号输出端与第一电平输入端VGL连接。

采用上述实施例提供的驱动方法驱动的移位寄存器单元，在复位时段P3和保持时段P4，在高电平信号输入端和低电位的上拉节点PU的控制下，下拉节点控制模块2控制下拉节点PD与第二电平输入端VGH连接，控制下拉节点PD与第一电平输入端VGL不连接，从而将下拉节点PD的电位保持在高电位；保持在高电位的下拉节点PD又能够通过控制节点放电模块51和N个输出端放电模块，实现对上拉节点PU和N个栅极驱动信号输出端在复位时段P3和保持时段P4的持续放电，避免了由时钟信号输入端输入的时钟信号引起的耦合噪音电压的问题，提高了移位寄存器单元的良率。因此，由上述实施例提供的移位寄存器单元构成的栅极驱动电路具有噪音小，功耗低等特点。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于产品实施例，所以描述得比较简单，相关之处参见产品实施例的部分说明即可。

在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。