移位寄存器单元、驱动方法、栅极驱动电路和显示设备与流程

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示设备。

背景技术：

随着液晶显示技术的快速发展，液晶面板逐步朝向于小尺寸产品的方向发展，例如：智能手表、智能手环等，其常用的显示面板为MIP面板，MIP面板的尺寸较小，相应的驱动电路的规模也较小，其可以在有限的空间内完成驱动电路的设置，并保证显示面板的正常工作，但是，现有技术中MIP面板的驱动电路的结构过于复杂，使用的晶体管数量较多，这样不仅增加的制作成本，而且还会增加功耗，影响电子设备的性能。

技术实现要素：

有鉴于此，本发明实施例提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示设备，主要目的是用于简化移位寄存器单元的结构，降低移位寄存器单元的功耗。

为达到上述目的，本发明主要提供如下技术方案：

一方面，本发明实施例提供了一种移位寄存器单元，包括：输入模块和输出控制模块；

所述输入模块，分别连接于信号输入端、第一时钟信号端、第二时钟信号端、第一电源端和第二电源端，所述输入模块用于在所述第一时钟信号端和所述第二时钟信号端的控制下，将所述第一电源端的信号或所述第二电源端的信号传输给所述输出控制模块；

所述输出控制模块，输出控制模块分别连接于所述输入模块、所述第一时钟信号端、所述第二时钟信号端、所述第一电源端、所述第二电源端和信号输出端，所述输出控制模块用于在所述第一时钟信号和所述第二时钟信号的控制下，将所述第一电源端的信号或所述第二电源端的信号输出给所述信号输出端，同时延迟输出给下一行移位寄存器单元的信号输入端。

可选地，所述输入模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管；

所述第一晶体管，其第一极连接于所述第一电源端，其第二极连接于所述第二晶体管的第一极，其栅极连接于所述第一时钟信号端；

所述第二晶体管，其第二极连接于所述第五晶体管的第一极和所述第六晶体管的第一极，其栅极连接于所述信号输入端；

所述第三晶体管，其第一极连接于所述第二电源端，其第二极连接于所述第五晶体管的第一极和所述第六晶体管的第一极，其栅极连接于所述信号输入端；

所述第四晶体管，其第一极连接于所述第二电源端，其第二极连接于所述第五晶体管的第一极和所述第六晶体管的第一极，其栅极连接于所述第一时钟信号端；

所述第五晶体管，其第二极连接于所述输入模块的输出端，其栅极连接于所述第一时钟信号端；

所述第六晶体管，其第二极连接于所述输入模块的输出端，其栅极连接于所述第二时钟信号端。

可选地，所述输出控制模块包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；

所述第九晶体管，其第一极连接于所述第一电源端，其第二极连接于所述输出控制模块的输出端；其栅极连接于所述输入模块的输出端；

所述第十晶体管，其第一极连接于所述第二电源端，其第二极连接于所述输出控制模块的输出端，其栅极连接于所述输入模块的输出端；

所述第十一晶体管，其第一极连接于所述第一电源端，其第二极连接于所述第十二晶体管的第一极，其栅极连接于所述第二时钟信号端；

所述第十二晶体管，其第二极连接于所述第七晶体管的第一极和第八晶体管的第一极，其栅极连接于所述输出控制模块的输出端；

所述第十三晶体管，其第一极连接于所述第二电源端，其第二极连接于所述第七晶体管的第一极和第八晶体管的第一极，其栅极连接于所述输出控制模块的输出端；

所述第十四晶体管，其第一极连接于所述第二电源端，其第二极连接于所述第七晶体管的第一极和第八晶体管的第一极，其栅极连接于所述第二时钟信号端；

所述第七晶体管，其第二极连接于所述第九晶体管的栅极和所述第十晶体管的栅极，其栅极连接于所述第二时钟信号端；

所述第八晶体管，其第二端连接于所述第九晶体管的栅极和所述第十晶体管的栅极，其栅极连接于所述第一时钟信号端。

可选地，所述第一晶体管、所述第二晶体管、所述第五晶体管、所述第七晶体管、所述第九晶体管、所述第十一晶体管和所述第十二晶体管为T型晶体管；

所述第三晶体管、所述第四晶体管、所述第六晶体管、所述第八晶体管、所述第十晶体管、所述第十三晶体管和所述第十四晶体管为P型晶体管。

可选地，所述第一时钟信号端和所述第二时钟信号端互为反向电极信号。

另一方面，本发明实施例提供了一种驱动方法，用于所述的移位寄存器单元，包括：

第一阶段，在所述输入模块的输入信号为第一信号时，通过第一时钟信号端和第二时钟信号端的控制，使所述移位寄存器单元的输出信号为第三信号；

第二阶段，在所述输入模块的输入信号为第二信号时，通过第一时钟信号端和第二时钟信号端的控制，使所述移位寄存器单元的输出信号为第一信号；

第三阶段，在所述输入模块的输入信号为第三信号时，通过第一时钟信号端和第二时钟信号端的控制，使所述移位寄存器单元的输出信号为第二信号。

另一方面，本发明实施例提供了一种栅极驱动电路，包括：多个级联的栅极驱动单元，每个栅极驱动单元包括所述的移位寄存器单元。

可选地，每个所述栅极驱动单元还包括：

整形单元，所述整形单元连接于所述移位寄存器单元的输出端、使能信号端、第一电源端和第二电源端，所述整形单元用于在所述使能信号端的控制，调节所述移位寄存器单元输出的数据信号的脉冲宽度。

可选地，所述整形单元包括：第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管和第二十晶体管；

所述第十五晶体管，其第一极连接于所述第一电源端，其第二极连接于所述第十九晶体管的栅极和第二十晶体管的栅极，其栅极连接于所述使能信号端；

所述第十六晶体管，其第一极连接于所述第一电源端，其第二极连接于所述第十九晶体管的栅极和第二十晶体管的栅极，其栅极连接于所述移位寄存器单元的输出端；

所述第十八晶体管，其第一极连接于所述第二电源端，其第二极连接于所述第十七晶体管的第一极，其栅极连接于所述使能信号端；

所述第十七晶体管，其第二极连接于所述第十九晶体管的栅极和第二十晶体管的栅极，其栅极连接于所述移位寄存器单元的输出端；

所述第十九晶体管，其第一极连接于所述第一电源端，其第二极连接于所述整形单元的输出端；

所述第二十晶体管，其第一极连接于所述第二电源端，其第二极连接于所述整形单元的输出端。

可选地，每个所述栅极驱动单元还包括：缓冲单元，所述缓冲单元连接于所述整形信号的输出端，用于平整所述整形单元发出的数据信号。

可选地，所述缓冲单元包括：第二十一晶体管、第二十二晶体管、第二十三晶体管和第二十四晶体管；

所述第二十一晶体管，其第一极连接于所述第一电源端，其第二极连接于所述第二十三晶体管的栅极和所述第二十四晶体管的栅极，其栅极连接于所述整形单元的输出端；

所述第二十二晶体管，其第一极连接于所述第二电源端，其第二极连接于所述第二十三晶体管的栅极和所述第二十四晶体管的栅极，其栅极连接于所述整形单元的输出端；

所述第二十三晶体管，其第一极连接于所述第一电源端，其第二极连接于所述缓冲单元的输出端；

所述第二十四晶体管，其第一极连接于所述第二电源端，其第二极连接于所述缓冲单元的输出端。

可选地，所述第十五晶体管、所述第十六晶体管、所述第十九晶体管、所述第二十一晶体管和所述第二十三晶体管为T型晶体管；

所述第十七晶体管、所述第十八晶体管、所述第二十晶体管、所述第二十二晶体管和所述第二十四晶体管为P型晶体管。

可选地，任意相邻两个所述栅极驱动单元分别为上级栅极驱动单元和下级栅极驱动单元，其中，所述上级栅极驱动单元中移位寄存器单元的输出端连接于下级栅极驱动电路的移位寄存器单元的信号输入端。

另一方面，本发明实施例还提供了一种显示设备，包括：所述的栅极驱动电路。

本发明实施例提供了一种移位寄存器单元，用于简化移位寄存器单元的结构，降低移位寄存器单元的功耗。而现有技术中，现有技术中MIP面板的驱动电路的结构过于复杂，使用的晶体管数量较多，这样不仅增加的制作成本，而且还会增加功耗，影响电子设备的性能。与现有技术相比，本申请文件提供的移位寄存器单元，设置于驱动电路内，其包括输入模块和输出控制模块，通过输入模块可以将输入端的数据信号传输给输出控制模块，然后再由输出控制模块将该数据信号延迟输出给下一行移位寄存器单元的信号输入端，以进行下一行驱动电路的控制，以实现数据信号的扫描，同时移寄存模块的输出端还能够将数据信号传输给像素驱动晶体管的栅极，以实现该移位寄存器单元所在行的驱动电路控制，通过输入模块和输出控制模块的设置，简化了驱动电路的结构，进而可以减少晶体管的数量，这样部件减少了制作成本，还可以降低驱动电路的功耗。

附图说明

图1为本发明实施例提供的一种移位寄存器单元的结构示意图；

图2为本发明实施例提供的一种移位寄存器单元的时序图；

图3为本发明实施例提供的一种驱动方法的流程图；

图4为本发明实施例提供的一种栅极驱动电路的结构框图；

图5为本发明实施例提供的一种栅极驱动单元的结构示意图；

图6为本发明实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的移位寄存器单元其具体实施方式、结构、特征及其功效，详细说明如后。

如图1、图2所示，本发明实施例提供了一种移位寄存器单元1，包括：输入模块11和输出控制模块12；

输入模块11，分别连接于信号输入端INPUT、第一时钟信号端CLK、第二时钟信号端CLKB、第一电源端VDD和第二电源端VSS，输入模块11用于在第一时钟信号端CLK和第二时钟信号端CLKB的控制下，将第一电源端的信号或第二电源端的信号传输给输出控制模块12；其中，第一电源端VDD为高电平信号，第二电源端VSS为低电平信号，所以第一电源端VDD的电平大于第二电源端VSS的电平。

输出控制模块12，分别连接于输入模块11、第一时钟信号端CLK、第二时钟信号端CLKB、第一电源端VDD、第二电源端VSS和信号输出端OUTPUT，输出控制模块12用于在第一时钟信号端CLK和第二时钟信号端CLKB的控制下，将第一电源端的信号或第二电源端的信号输出给所述信号输出端，同时延迟输出给下一行移位寄存器单元的信号输入端。

其中，输入模块11和输出控制模块12均可以由多个晶体管按照控制逻辑连接组成，其采用的晶体管类型可以为P型晶体管或T型晶体管，其具体组成结构可以根据其具体的实施功能进行设置，其组成结构的样式可以有多种，在此不作一一限定。

其中，输入模块11的输入端可以连接于信号输入端INPUT，使信号输入端INPUT发出的数据信号可以通过输入模块11进入至上述的移位寄存器单元1，而输入模块11则可以根据具体的控制逻辑来控制该数据信号是否可以继续传输，具体的，当输入模块11处于第一状态时，信号输入端INPUT传输的数据信号可以通过输入模块11传递给输出控制模块12，以实现对输出控制模块12的控制，当输入模块11处于第二状态时，信号输入端INPUT传输的数据信号在传输至输入信号后就终止了，无法再传递给输出控制模块12，所以输入模块11在第一时钟信号端CLK和第二时钟信号端CLKB的控制下，可以实现数据信号的输出或数据信号的中断，以实现控制逻辑的具体控制功能，其中，第一时钟信号和第二时钟信号可以始终互为反向电极信号，例如：当第一时钟信号为低电平信号时，则第二时钟信号为高电平信号；当第一时钟信号为高电平信号时，则第二时钟信号为低电平信号，其中，高电平大于低电平，一般高电平为1，低电平为0，当然也可以为其他数值，在此不作限定。

其中，输出控制模块12的输入端连接于输入模块11的输出端，其输出端可以连接于像素驱动电路中驱动晶体管的栅极以及下一行移位寄存器单元1的输入端，其作用为，第一、向像素驱动电路发出控制信号，以控制像素驱动电路中的驱动晶体管的开关；第二、向下一行移位寄存器单元1延迟输出数据信号，使多行移位寄存器单元1可以按时间顺序依次进行扫描，并各自控制对应的像素驱动电路工作，上述输出控制模块12在第一时钟信号端CLK和第二时钟信号端CLKB的控制下，可以实现对输入模块11发出的数据信号进行延时输出，例如：可以使下一行的数据信号的输入时间相较于上一行的数据信号的输入时间延迟半个时钟周期，这样在显示设备进行显示时，只需要向第一行传输数据信号即可，其它行就可以依次延时进行扫描，非常的方便快捷，简化了架构，降低了功耗。

本发明实施例提供了一种移位寄存器单元，用于简化移位寄存器单元的结构，降低移位寄存器单元的功耗。而现有技术中，现有技术中MIP面板的驱动电路的结构过于复杂，使用的晶体管数量较多，这样不仅增加的制作成本，而且还会增加功耗，影响电子设备的性能。与现有技术相比，本申请文件提供的移位寄存器单元，设置于驱动电路内，其包括输入模块和输出控制模块，通过输入模块可以将输入端的数据信号传输给输出控制模块，然后再由输出控制模块将该数据信号延迟输出给下一行移位寄存器单元的信号输入端，以进行下一行驱动电路的控制，以实现数据信号的扫描，同时移寄存模块的输出端还能够将数据信号传输给像素驱动晶体管的栅极，以实现该移位寄存器单元所在行的驱动电路控制，通过输入模块和输出控制模块的设置，简化了驱动电路的结构，进而可以减少晶体管的数量，这样部件减少了制作成本，还可以降低驱动电路的功耗。

上述输入模块11的组成结构可以有多种样式，可选地，输入模块11包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6；其中，第一晶体管M1，其第一极连接于第一电源端VDD，其第二极连接于第二晶体管M2的第一极，其栅极连接于第一时钟信号端CLK；第二晶体管M2，其第二极连接于第五晶体管M5的第一极和第六晶体管M6的第一极，其栅极连接于信号输入端INPUT；第三晶体管M3，其第一极连接于第二电源端VSS，其第二极连接于第五晶体管M5的第一极和第六晶体管M6的第一极，其栅极连接于信号输入端INPUT；第四晶体管M4，其第一极连接于第二电源端VSS，其第二极连接于第五晶体管M5的第一极和第六晶体管M6的第一极，其栅极连接于第一时钟信号端CLK；第五晶体管M5，其第二极连接于输入模块11的输出端，其栅极连接于第一时钟信号端CLK；第六晶体管M6，其第二极连接于输入模块11的输出端，其栅极连接于第二时钟信号端CLKB。本实施例中，在第一阶段，当输入信号端为高频信号，第一时钟信号为高电平信号，第二时钟信号为低电平信号时，此时第一晶体管M1和第二晶体管M2关闭，第三晶体管M3打开，第四晶体管M4关闭，第五晶体管M5和第六晶体管M6关闭，其中，由于第五晶体管M5和第六晶体管M6关闭，所以输入模块11的数据信号无法传输至输出控制模块12，在第二阶段，当输入信号端为高电平信号，第一时钟信号为低电平信号，第二时钟信号为高电平信号时，第一晶体管M1打开，第二晶体管M2关闭，第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6打开，使输入模块11的输出端信号为低电平信号；第三阶段，当输入信号端为低电平信号，第一时钟信号端CLK为高电平信号，第二时钟信号端CLKB为低电平信号时，第五晶体管M5和第六晶体管M6关闭，所以输入模块11无输出信号。根据上述的控制过程可知，上述的输入模块11在第一阶段和第三阶段处于关闭状态，在第二阶段输出低电平信号；所以上述的输入模块11每半个周期进行一次开关，其输出信号为低电平信号，通过输入模块11不断的开关控制，可以与输出控制模块12相互配合，以实现下一行信号的延时驱动，保证了显示设备的显示效果。

上述输出控制模块12的结构同样可以有多种样式，可选地，输出控制模块12包括：第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13和第十四晶体管M14；第九晶体管M9，其第一极连接于第一电源端VDD，其第二极连接于输出控制模块12的输出端；其栅极连接于输入模块11的输出端；第十晶体管M10，其第一极连接于第二电源端VSS，其第二极连接于输出控制模块12的输出端，其栅极连接于输入模块11的输出端；第十一晶体管M11，其第一极连接于第一电源端VDD，其第二极连接于第十二晶体管M12的第一极，其栅极连接于第二时钟信号端CLKB；第十二晶体管M12，其第二极连接于第七晶体管M7的第一极和第八晶体管M8的第一极，其栅极连接于输出控制模块12的输出端；第十三晶体管M13，其第一极连接于第二电源端VSS，其第二极连接于第七晶体管M7的第一极和第八晶体管M8的第一极，其栅极连接于输出控制模块12的输出端；第十四晶体管M14，其第一极连接于第二电源端VSS，其第二极连接于第七晶体管M7的第一极和第八晶体管M8的第一极，其栅极连接于第二时钟信号端CLKB；第七晶体管M7，其第二极连接于第九晶体管M9的栅极和第十晶体管M10的栅极，其栅极连接于第二时钟信号端CLKB；第八晶体管M8，其第二端连接于第九晶体管M9的栅极和第十晶体管M10的栅极，其栅极连接于第一时钟信号端CLK。本实施例中，在第一阶段，由于输入模块11无法将数据信号传输给输出控制模块12，所以输出控制模块12的输出端信号为低电平信号，而第一时钟信号为高电平信号，第二时钟信号为低电平信号，所以第十一晶体管M11和第十二晶体管M12打开，而第十三晶体管M13和第十四晶体管M14关闭，所有由第十一晶体管M11、第十二晶体管M12、第十三晶体管M13和第十四晶体管M14组成或非门电路输出高电平，又由于第七晶体管M7和第八晶体管M8打开，使上述或非门电路输出的高电平信号可以输入给第九晶体管M9和第十晶体管M10的栅极，使第九晶体管M9关闭，第十晶体管M10打开，使输出控制模块12的输出端信号处于低电平；在第二阶段，第一时钟信号为低电平信号，第二时钟信号为高电平信号时，输入模块11输出低电平信号，使第九晶体管M9打开，第十晶体管M10关闭，这样输出控制模块12的输出端为高电平；在第三阶段，第一时钟信号为高电平信号，第二时钟信号为低电平信号，输入模块11无法将数据信号传输给输出控制模块12，由于第二阶段时输出控制模块12的输出端为高电平，所以在第三阶段时输出控制模块12的输出端的初始电位为高电平，在高电平的作用下，第十一晶体管M11和第十三晶体管M13打开，第十二晶体管M12和第十四晶体管M14关闭，使第十一晶体管M11、第十二晶体管M12、第十三晶体管M13和第十四晶体管M14组成或非门电路输出低电平信号，又由于第七晶体管M7和第八晶体管M8打开，所以在或非门电路输出低电平信号的作用下，可以使第九晶体管M9打开，第十晶体管M10关闭，进而使输出控制模块12的输出端始终处于高电平，根据上述工作过程可知，在第一阶段输出控制模块12的输出端为低电平，在第二阶段输出控制模块12的输出端为高电平，在第三阶段输出控制模块12的输出端为高电平，由于输出控制模块12的输出端可以作为下一行移位寄存器单元1的信号输入端INPUT，所以下一行移位寄存器单元1的信号输入端INPUT从第一阶段到第三阶段的输入电位分别为低电平、高电平和高电平，而上一行移位寄存器单元1的信号输入端INPUT从第一阶段到第三阶段的输入电位分别为高电平、高电平和低电平，这样就使下一行移位寄存器单元1的输入信号与上一行移位寄存器单元1的输入信号延迟一个阶段，即半个时钟周期，所以输出控制模块12的可以实现数据信号的逐级延时传递，进而实现了信号的扫描，并且结构非常的简答，功耗较低。

进一步的，第一晶体管M1、第二晶体管M2、第五晶体管M5、第七晶体管M7、第九晶体管M9、第十一晶体管M11和第十二晶体管M12为T型晶体管；第三晶体管M3、第四晶体管M4、第六晶体管M6、第八晶体管M8、第十晶体管M10、第十三晶体管M13和第十四晶体管M14为P型晶体管。本实施例中，当栅极的控制信号为高电平时，P型晶体管导通，N型晶体管截止，当栅极的控制信号为低电平时，P型晶体管截止，N型晶体管导通，通过不同类型的晶体管结构，可以实现移位寄存器单元1的控制需求，并实现自动控制功能。

进一步的，第一时钟信号端CLK和第二时钟信号端CLKB互为反向电极信号。本实施例中，第一时钟信号端CLK和第二时钟信号端CLKB的电极信号永远互为反向信号，当第一时钟信号端为高电平信号时，第二时钟信号端为低电平信号，当第一时钟信号端为低电平信号时，第二时钟信号端为高电平信号，在本实施例中，在第一阶段，第一时钟信号端为高电平信号，第二时钟信号端为低电平信号，在第二阶段，第一时钟信号端为低电平信号，第二时钟信号端为高电平信号，而第三阶段，则重复第一阶段的过程，两个阶段为一个周期，第一时钟信号端和第二时钟信号端可以不断的重复变化，实现了对输出控制模块12的控制。

另一方面，如图1、图3所示，本发明实施例还提供了一种驱动方法，用于所述的移位寄存器单元1，包括：

步骤101、第一阶段，在输入模块11的输入信号为第一信号时，通过第一时钟信号端CLK和第二时钟信号端CLKB的控制，使移位寄存器单元1的输出信号为第三信号；

其中，在第一阶段中，第一信号可以为高电平信号，第三信号可以为低电平信号，所以信号输入端INPUT为高电平信号，第一时钟信号端CLK为高电平信号，第二时钟信号端CLKB为低电平信号，使第五晶体管M5和第六晶体管M6关闭，进而数据信号无法从输入模块传输至输出控制模块内，由于输出控制模块的输出信号的初始电极为低电平，所以第十一晶体管M11和第十二晶体管M12打开，第十三晶体管M13和第十四晶体管M14关闭，又由于第七晶体管M7和第八晶体管M8打开，这样第一电源端的高电平信号可以通过第十一晶体管M11、第十二晶体管M12、第七晶体管M7和第八晶体管M8传输至第九晶体管M9和第十晶体管M10的栅极，使第九晶体管M9关闭，第十晶体管M10打开，这样第二电源端的低电平信号可以通过第十晶体管M10传输至输出控制模块的输出端，如此数据信号就可以在输出控制模块内循环，并输出低电平信号。

步骤102、第二阶段，在输入模块11的输入信号为第二信号时，通过第一时钟信号端CLK和第二时钟信号端CLKB的控制，使移位寄存器单元1的输出信号为第一信号；

其中，在第二阶段，第二信号可以为高电平信号，第一信号为高电平信号，所以信号输入端INPUT为高电平信号，第一时钟信号端CLK为低电平信号，第二时钟信号端CLKB为高电平信号，使第二晶体管M2关闭，第四晶体管M4打开，又由于第五晶体管M5和第六晶体管M6打开，所以第二电源端的低电平信号可以通过第四晶体管M4、第五晶体管M5和第六晶体管M6输出至第九晶体管M9和第十晶体管M10的栅极，使第九晶体管M9打开，使移位寄存器单元输出高电平信号。

步骤103、第三阶段，在输入模块11的输入信号为第三信号时，通过第一时钟信号端CLK和第二时钟信号端CLKB的控制，使移位寄存器单元1的输出信号为第二信号。

其中，在第三阶段，第三信号可以为低电平信号，第二信号为高电平信号，所以信号输入端INPUT为低电平信号，第一时钟信号端CLK为高电平信号，第二时钟信号端CLKB为低电平信号，使第五晶体管M5和第六晶体管M6关闭，进而数据信号无法从输入模块传输至输出控制模块内，又由于输出控制模块的输出信号在第二阶段为高电平信号，所以第十二晶体管M12和第十四晶体管M14关闭，第十一晶体管M11和第十三晶体管M13打开，又由于第七晶体管M7和第八晶体管M8打开，所以第二电源端的低电平信号可以通过第十三晶体管M13、第七晶体管M7和第八晶体管M8传输至第九晶体管M9和第十晶体管M10的栅极，使第九晶体管M9打开，第十晶体管M10关闭，这样第一电源端的高电平信号可以通过第九晶体管M9传输至输出控制模块的输出端，如此数据信号就可以在输出控制模块内循环，并输出高电平信号。

根据上述的驱动方法可知，从第一阶段到第三阶段的过程中，输出控制模块12的输出信号分别为低电平、高电平和高电平，由于上一行输出控制模块12的输出信号将会作为输入信号输出给下一行的输入模块11，所以从第一阶段到第三阶段的过程中，下一行的输入模块11的输入信号为低电平、高电平和高电平，而根据上述的驱动方法可知，上一行的输入模块11的输入信号分别为高电平、高电平和低电平，所以根据上下两行的输入信号可知，下一行的输入信号相较于上一行的输入信号延迟一个阶段，进而实现了信号的延时传递，以此类推，显示设备多行驱动电路可以实现依次扫描，保证显示效果。

另一方面，如图2、图4、图5、图6所示，本发明实施例还提供了一种栅极驱动电路，包括：多个级联的栅极驱动单元，每个栅极驱动单元包括上述的移位寄存器单元1。

本发明实施例提供了一种栅极驱动电路，用于简化移位寄存器单元的结构，降低移位寄存器单元的功耗。而现有技术中，现有技术中MIP面板的驱动电路的结构过于复杂，使用的晶体管数量较多，这样不仅增加的制作成本，而且还会增加功耗，影响电子设备的性能。与现有技术相比，本申请文件提供的栅极驱动电路，包括：多个级联的栅极驱动单元，每个栅极驱动单元包括上述的移位寄存器单元，每个移位寄存器单元包括输入模块和输出控制模块，通过输入模块可以将输入端的数据信号传输给输出控制模块，然后再由输出控制模块将该数据信号延迟输出给下一行移位寄存器单元的信号输入端INPUT，以进行下一行驱动电路的控制，以实现数据信号的扫描，同时移寄存模块的输出端还能够将数据信号传输给像素驱动晶体管的栅极，以实现该移位寄存器单元所在行的驱动电路控制，通过输入模块和输出控制模块的设置，简化了驱动电路的结构，进而可以减少晶体管的数量，这样部件减少了制作成本，还可以降低功耗。

进一步的，上述每个栅极驱动单元还包括：整形单元2，整形单元2连接于移位寄存器单元1的输出端、使能信号端ENB、第一电源端VDD和第二电源端VSS，整形单元2用于在使能信号端的控制，调节移位寄存器单元1输出的数据信号的脉冲宽度。本实施例中，输出控制模块12的输出的数据信号通过整形单元后传递给驱动晶体管的栅极，该数据信号通过整形单元可以调节数据信号的脉冲宽度，以减小多个栅极驱动单元之间数据信号的相互影响，进而提高了控制效果。

上述栅极驱动单元的结构样式可以有多种，可选地，整形单元2包括：第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19和第二十晶体管M20；第十五晶体管M15，其第一极连接于第一电源端VDD，其第二极连接于第十九晶体管M19的栅极和第二十晶体管M20的栅极，其栅极连接于使能信号端；第十六晶体管M16，其第一极连接于第一电源端VDD，其第二极连接于第十九晶体管M19的栅极和第二十晶体管M20的栅极，其栅极连接于移位寄存器单元1的输出端；第十八晶体管M18，其第一极连接于第二电源端VSS，其第二极连接于第十七晶体管M17的第一极，其栅极连接于使能信号端；第十七晶体管M17，其第二极连接于第十九晶体管M19的栅极和第二十晶体管M20的栅极，其栅极连接于移位寄存器单元1的输出端；第十九晶体管M19，其第一极连接于第一电源端VDD，其第二极连接于整形单元2的输出端；第二十晶体管M20，其第一极连接于第二电源端VSS，其第二极连接于整形单元2的输出端。本实施例中，在第一阶段，输出控制模块12的输出信号为低电平信号，使能信号端为低电平信号，所以第十五晶体管M15和第十六晶体管M16打开，第十七晶体管M17和第十八晶体管M18关闭，第十九晶体管M19关闭，第二十晶体管M20打开，使整形单元2输出的为低电平电位，在第二阶段，输出控制模块12的输出信号为高电平、使能信号端为高电平，所以第十五晶体管M15和第十六晶体管M16关闭，第十七晶体管M17和第十八晶体管M18打开，第十九晶体管M19打开，第二十晶体管M20关闭，使整形单元2输出的为高电平，在第三阶段，输出控制模块12的输出信号为高电平，使能信号端为低电平，第十五晶体管M15打开，第十六晶体管M16关闭，第十七晶体管M17打开，第十八晶体管M18关闭，第十九晶体管M19关闭，第二十晶体管M20打开，所以整形单元2输出的为低电平，根据上述的工作过程，可以实现数据信号的脉冲宽度的调整，并且结构简单，功耗较低。

进一步的，每个栅极驱动单元还包括：缓冲单元，缓冲单元连接于整形信号的输出端，用于平整整形单元2发出的数据信号。本实施例中，缓冲单元可以平整整形单元发出的数据信号，去除数据信号波形图边沿的毛刺，以提高数据信号的质量。

上述缓冲单元可以具有多种结构样式，可选地，缓冲单元包括：第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24；第二十一晶体管M21，其第一极连接于第一电源端VDD，其第二极连接于第二十三晶体管M23的栅极和第二十四晶体管M24的栅极，其栅极连接于整形单元2的输出端；第二十二晶体管M22，其第一极连接于第二电源端VSS，其第二极连接于第二十三晶体管M23的栅极和第二十四晶体管M24的栅极，其栅极连接于整形单元2的输出端；第二十三晶体管M23，其第一极连接于第一电源端VDD，其第二极连接于缓冲单元的输出端；第二十四晶体管M24，其第一极连接于第二电源端VSS，其第二极连接于缓冲单元的输出端。本实施例中，在第一阶段，缓冲单元的输入信号为低电平，使第二十一晶体管M21打开，第二十二晶体管M22关闭，第二十三晶体管M23关闭，第二十四晶体管M24打开，所以缓冲单元输出的为低电平信号，并传递给驱动晶体管的栅极；在第二阶段，缓冲单元的输入信号为高电平，使第二十一晶体管M21关闭，第二十二晶体管M22打开，第二十三晶体管M23打开，第二十四晶体管M24关闭，所以缓冲单元输出的为高电平信号，并传递给驱动晶体管的栅极；在第三阶段，缓冲单元的输入信号为低电平，使第二十一晶体管M21打开，第二十二晶体管M22关闭，第二十三晶体管M23关闭，第二十四晶体管M24打开，所以缓冲单元输出的为低电平信号，并传递给驱动晶体管的栅极，通过上述的逻辑控制可以实现数据信号的平整，去除数据信号波形图边沿的毛刺，以提高数据信号的质量。

进一步的，所述第十五晶体管M15、所述第十六晶体管M16、所述第十九晶体管M19、所述第二十一晶体管M21和所述第二十三晶体管M23为T型晶体管；所述第十七晶体管M17、所述第十八晶体管M18、所述第二十晶体管M20、所述第二十二晶体管M22和所述第二十四晶体管M24为P型晶体管。本实施例中，当栅极的控制信号为高电平时，P型晶体管导通，N型晶体管截止，当栅极的控制信号为低电平时，P型晶体管截止，N型晶体管导通，通过不同类型的晶体管结构，可以实现整形单元2和缓冲单元的控制需求，并实现自动控制功能。

进一步的，任意相邻两个栅极驱动单元分别为上级栅极驱动单元和下级栅极驱动单元，其中，上级栅极驱动单元中移位寄存器单元的输出端连接于下级栅极驱动电路的移位寄存器单元的信号输入端INPUT。本实施例中，所述上级栅极驱动单元中移位寄存器单元的输出端连接于下级栅极驱动电路的移位寄存器单元的信号输入端INPUT，通过移位寄存器单元可以实现数据的延时传输，进而可以实现多级栅极驱动单元进行逐级扫描。

根据上述的实施例可知，本申请文件提供的栅极驱动电路，可以包括移位寄存器单元、整形单元和缓冲单元，其中，而该栅极驱动电路的驱动方法还可以包括：

第一阶段，信号输入端INPUT为高电平信号，在第一时钟信号端CLK、第二时钟信号端CLKB和使能控制信号的控制下，使信号输入端INPUT输入的数据信号经过整形、缓冲后，从信号输出端输出低电平信号；

第二阶段，信号输入端INPUT为高电平信号，在第一时钟信号端CLK、第二时钟信号端CLKB和使能控制信号的控制下，使信号输入端INPUT输入的数据信号经过整形、缓冲后，从信号输出端输出高电平信号；

第三阶段，信号输入端INPUT为低电平信号，在第一时钟信号端CLK、第二时钟信号端CLKB和使能控制信号的控制下，使信号输入端INPUT输入的数据信号经过整形、缓冲后，从信号输出端输出低电平信号。

上述三个阶段的具体逻辑控制方式在上述的实施例中已经详细说明，在此不作赘述。

另一方面，本发明实施例提供了一种显示设备，包括：所述的栅极驱动电路。

本发明实施例提供了一种显示设备，用于简化驱动电路中移位寄存器单元的结构，降低移位寄存器单元的功耗。而现有技术中，现有技术中MIP面板的驱动电路的结构过于复杂，使用的晶体管数量较多，这样不仅增加的制作成本，而且还会增加功耗，影响电子设备的性能。与现有技术相比，本申请文件提供的显示设备，包括：多个级联的栅极驱动单元，每个栅极驱动单元包括上述的移位寄存器单元，每个移位寄存器单元包括输入模块和输出控制模块，通过输入模块可以将输入端的数据信号传输给输出控制模块，然后再由输出控制模块将该数据信号延迟输出给下一行移位寄存器单元的信号输入端，以进行下一行驱动电路的控制，以实现数据信号的扫描，同时移寄存模块的输出端还能够将数据信号传输给像素驱动晶体管的栅极，以实现该移位寄存器单元所在行的驱动电路控制，通过输入模块和输出控制模块的设置，简化了驱动电路的结构，进而可以减少晶体管的数量，这样部件减少了制作成本，还可以降低功耗。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。