移位寄存器及其驱动方法、发射驱动电路和显示装置与流程

本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、发射驱动电路和显示装置。

背景技术：

随着平面显示器技术的蓬勃发展，有机发光显示装置(Organic Light Emitting Display，简称OLED)由于其具有自发光、高亮度、广视角、快速反应等优良特性，应用越来越广泛。

为驱动有机发光显示装置中的有机发光器件发光，有机发光显示面板包括发射驱动电路，发射驱动电路包括多级相互级联的移位寄存器，移位寄存器的电路结构和对应的工作时序如图1和图2所示，图1为现有技术提供的移位寄存器的电路结构图，图2为现有技术提供的移位寄存器的工作时序图。

针对目前对于有机发光显示面板的显示效果的需求，在驱动有机发光器件发光过程中，需要采用dimming模式，本申请的发明人发现，在dimming模式中，输入信号端IN提供的输入信号的高电平持续时间比正常显示时高电平持续时间长(以下简称为长高)，而现有技术中的移位寄存器具有如图1所示的电路结构时，输入信号长高，会使得控制节点N2的节点N4长时间悬浮，造成晶体管T3无法开启，不能对节点N2的电平进行有效控制，移位寄存器无法正常工作。

技术实现要素：

本发明实施例提供一种移位寄存器及其驱动方法、发射驱动电路和显示装置，可以在采用dimming模式，输入信号长高时，保证移位寄存器的正常工作。

第一方面，本发明实施例提供一种移位寄存器，所述移位寄存器包括：

第一节点控制模块，电连接于输入信号端、第一时钟信号端和第二时钟信号端，用于根据输入信号、第一时钟信号和第二时钟信号，控制第一节点的电平状态；

第二节点控制模块，电连接于所述输入信号端、所述第一时钟信号端、所述第二时钟信号端、高电平信号端和所述第一节点，用于根据所述输入信号、所述第一时钟信号、所述第二时钟信号、高电平信号和所述第一节点的电平状态，控制第二节点的电平状态，其中，在所述输入信号为高电平，且所述第一时钟信号为低电平的每个阶段，提供高电平至用以控制所述第二节点的电平的第三节点，以使在所述输入信号为高电平，且所述第二时钟信号为低电平的每个阶段，拉低所述第三节点的电平，以提供低电平至所述第二节点；

输出控制模块，电连接于所述高电平信号端、低电平信号端、所述第一节点和所述第二节点，用于根据所述第一节点的电平状态和所述第二节点的电平状态，使输出端输出高电平或者低电平。

可选地，所述第一节点控制模块具体用于根据所述第一时钟信号的高电平、所述第二时钟信号的低电平和所述输入信号的高电平，将高电平提供给第一节点，以及，根据所述第一时钟信号的高电平、所述第二时钟信号的低电平和所述输入信号的低电平，将低电平提供给所述第一节点；以及，根据所述第一时钟信号的低电平、所述第二时钟信号的高电平和所述输入信号的低电平，维持所述第一节点在上一阶段的高电平状态，以及，根据所述第一时钟信号的低电平、所述第二时钟信号的高电平和所述输入信号的高电平，维持所述第一节点在上一阶段的低电平状态。

可选地，所述第二节点控制模块具体用于根据所述第一节点的低电平，提供高电平至第二节点，以及，根据所述第一节点的高电平、所述输入信号的高电平、所述第一时钟信号的高电平和所述第二时钟信号的低电平，拉低所述第三节点的电平，提供低电平给所述第二节点，以及，根据所述第一节点的高电平、所述输入信号的低电平、所述第一时钟信号的低电平和所述第二时钟信号的高电平，维持所述第二节点在上一阶段的低电平，以及，根据所述第一时钟信号的低电平和所述第二时钟信号的高电平，将高电平提供给所述第三节点。

可选地，所述输出控制模块具体用于根据所述第一节点的高电平和所述第二节点的低电平，使所述输出端输出高电平，以及根据所述第一节点的低电平和所述第二节点的高电平，使所述输出端输出低电平。

可选地，所述第一节点控制模块还电连接所述输出端，还用于根据所述第一时钟信号的低电平、所述第二时钟信号的高电平和所述输出端提供的低电平，将低电平提供给所述第一节点，以及根据所述第一时钟信号的低电平、所述第二时钟信号的高电平和所述输出端提供的高电平，使所述第一节点维持上一阶段的高电平状态。

进一步地，所述第一节点控制模块包括第一晶体管、第二晶体管和第一电容；其中，

所述第一晶体管的控制端电连接所述第二时钟信号端，第一端电连接所述输入信号端，第二端电连接所述第一节点；

所述第二晶体管的控制端电连接所述输出端，第一端电连接所述第一时钟信号端，第二端电连接第四节点；

所述第一电容的第一端电连接所述第四节点，所述第一电容的第二端电连接所述第一节点。

进一步地，所述第一节点控制模块还包括第三晶体管，所述第三晶体管的控制端电连接所述第二节点，第一端电连接所述高电平信号端，第二端电连接所述第四节点。

可选地，所述第二节点控制模块包括第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第二电容和第三电容；其中，

所述第四晶体管的控制端电连接所述第一节点，第一端电连接所述高电平信号端，第二端电连接所述第二节点；

所述第二电容的第一端电连接所述高电平信号端，所述第二电容的第二端电连接所述第二节点；

所述第五晶体管的控制端和所述第六晶体管的控制端均电连接所述输入信号端，所述第五晶体管的第一端电连接所述高电平信号端，所述第五晶体管的第二端电连接所述第六晶体管的第一端，所述第六晶体管的第二端电连接所述第三节点；

所述第七晶体管的控制端和所述第八晶体管的控制端均电连接所述第一时钟信号端，所述第七晶体管的第一端电连接所述高电平信号端，所述第七晶体管的第二端电连接所述第八晶体管的第一端，所述第八晶体管的第二端电连接所述第三节点；

所述第九晶体管的控制端电连接所述第三节点，第一端电连接所述第二时钟信号端，第二端电连接所述第二节点；

所述第三电容的第一端电连接所述第二时钟信号端，第二端电连接所述第三节点。

可选地，所述输出控制模块包括第十晶体管和第十一晶体管；其中，

所述第十晶体管的控制端电连接所述第一节点，第一端电连接所述低电平信号端，第二端电连接所述输出端；

所述第十一晶体管的控制端电连接所述第二节点，第一端电连接所述高电平信号端，第二端电连接所述输出端。

第二方面，本发明实施例提供一种发射驱动电路，所述发射驱动电路包括：第一信号线、第二信号线和级联的多级移位寄存器，每级所述移位寄存器为以上任一项所述的移位寄存器；其中，

各奇数级移位寄存器的第一时钟信号端、以及各偶数级移位寄存器的第二时钟信号端均电连接至所述第一信号线；

各奇数级移位寄存器的第二时钟信号端、以及各偶数级移位寄存器的第一时钟信号端均电连接所述第二信号线。

进一步地，第n级所述移位寄存器的输入信号端电连接第n-1级所述移位寄存器的输出端，n的取值范围为2、3、4、…、N，其中N为所述发射驱动电路中移位寄存器的数量。

第三方面，本发明实施例提供一种显示装置，所述显示装置包括以上任一项所述的发射驱动电路。

第四方面，本发明实施例提供一种移位寄存器的驱动方法，适用于如上任一项所述的移位寄存器，所述驱动方法包括：

第一阶段，所述输入信号为低电平，所述第一时钟信号为高电平，所述第二时钟信号为低电平，将低电平提供给第一节点，并根据第一节点的低电平，将高电平提供给所述第二节点，输出端输出低电平；

第二阶段，所述输入信号为高电平，所述第一时钟信号为低电平，所述第二时钟信号为高电平，维持所述第一节点在第一阶段的低电平状态，并根据第一节点的低电平，将高电平提供给所述第二节点，所述输出端输出低电平，且提供高电平至所述第三节点；

第三阶段，所述输入信号为高电平，所述第一时钟信号为高电平，所述第二时钟信号为低电平，将高电平提供给所述第一节点，拉低所述第三节点的电平，将低电平提供给所述第二节点，所述输出端输出高电平；

第四阶段，所述输入信号为低电平，所述第一时钟信号为低电平，所述第二时钟信号为高电平，维持所述第一节点在第三阶段的高电平状态，并维持所述第二节点在第三阶段的低电平状态，所述输出端输出高电平，且提供高电平至所述第三节点；

第五阶段，所述输入信号为低电平，所述第一时钟信号为高电平，所述第二时钟信号为低电平，将低电平提供给第一节点，并根据第一节点的低电平，将高电平提供给所述第二节点，所述输出端输出低电平。

可选地，所述第一节点控制模块还电连接所述输出端，还用于根据所述第一时钟信号的低电平、所述第二时钟信号的高电平和所述输出端提供的低电平，将低电平提供给所述第一节点，以及根据所述第一时钟信号的低电平、所述第二时钟信号的高电平和所述输出端提供的高电平，使所述第一节点维持上一阶段的高电平状态。

可选地，所述第一节点控制模块包括第一晶体管、第二晶体管和第一电容；其中，

所述第一晶体管的控制端电连接所述第二时钟信号端，第一端电连接所述输入信号端，第二端电连接所述第一节点；

所述第二晶体管的控制端电连接所述输出端，第一端电连接所述第一时钟信号端，第二端电连接第四节点；

所述第一电容的第一端电连接所述第四节点，所述第一电容的第二端电连接所述第一节点。

可选地，所述第一节点控制模块还包括第三晶体管，所述第三晶体管的控制端电连接所述第二节点，第一端电连接所述高电平信号端，第二端电连接所述第四节点。

可选地，所述第二节点控制模块包括第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第二电容和第三电容；其中，

所述第四晶体管的控制端电连接所述第一节点，第一端电连接所述高电平信号端，第二端电连接所述第二节点；

所述第二电容的第一端电连接所述高电平信号端，所述第二电容的第二端电连接所述第二节点；

所述第五晶体管的控制端和所述第六晶体管的控制端均电连接所述输入信号端，所述第五晶体管的第一端电连接所述高电平信号端，所述第五晶体管的第二端电连接所述第六晶体管的第一端，所述第六晶体管的第二端电连接所述第三节点；

所述第七晶体管的控制端和所述第八晶体管的控制端均电连接所述第一时钟信号端，所述第七晶体管的第一端电连接所述高电平信号端，所述第七晶体管的第二端电连接所述第八晶体管的第一端，所述第八晶体管的第二端电连接所述第三节点；

所述第九晶体管的控制端电连接所述第三节点，第一端电连接所述第二时钟信号端，第二端电连接所述第二节点；

所述第三电容的第一端电连接所述第二时钟信号端，第二端电连接所述第三节点。

可选地，所述输出控制模块包括第十晶体管和第十一晶体管；其中，

所述第十晶体管的控制端电连接所述第一节点，第一端电连接所述低电平信号端，第二端电连接所述输出端；

所述第十一晶体管的控制端电连接所述第二节点，第一端电连接所述高电平信号端，第二端电连接所述输出端。

本发明实施例提供了一种移位寄存器及其驱动方法、发射驱动电路和显示装置，其中，移位寄存器包括第一节点控制模块、第二节点控制模块和输出控制模块；第一节点控制模块用于根据输入信号、第一时钟信号和第二时钟信号，控制第一节点的电平状态；第二节点控制模块用于根据输入信号、第一时钟信号、第二时钟信号、高电平信号和第一节点的电平状态，控制第二节点的电平状态，其中，在输入信号为高电平，且第一时钟信号为低电平的每个阶段，提供高电平至用以控制第二节点的电平的第三节点，以使在输入信号为高电平，且第二时钟信号为低电平的每个阶段，拉低第三节点的电平，以提供低电平至第二节点；输出控制模块用于根据第一节点的电平状态和第二节点的电平状态，使输出端输出高电平或者低电平。由于移位寄存器的第二节点控制模块能够在输入信号为高电平，且第一时钟信号为低电平的每个阶段，提供高电平至用以控制第二节点的电平的第三节点，即第三节点不会长时间处于悬浮状态，进而使得在输入信号为高电平，且第二时钟信号为低电平的每个阶段，拉低第三节点的电平，以提供低电平至第二节点，不会出现不能对第二节点的电平进行有效控制的问题，进而可以达到在采用dimming模式，输入信号长高时，保证移位寄存器的正常工作的目的。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术提供的移位寄存器的电路结构图；

图2为现有技术提供的移位寄存器的工作时序图；

图3为本发明实施例提供的移位寄存器的电路结构图；

图4为本发明实施例提供的移位寄存器的工作时序图一；

图5为本发明实施例提供的移位寄存器的工作时序图二；

图6为本发明实施例提供的发射驱动电路的示意图；

图7为本发明实施例提供的显示装置的俯视图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器，如图3和图4所示，图3为本发明实施例提供的移位寄存器的电路结构图，图4为本发明实施例提供的移位寄存器的工作时序图一，该移位寄存器包括第一节点控制模块1、第二节点控制模块2和输出控制模块3。

第一节点控制模块1电连接于输入信号端IN、第一时钟信号端CK和第二时钟信号端XCK，用于根据输入信号、第一时钟信号和第二时钟信号，控制第一节点N1的电平状态。

第二节点控制模块2电连接于输入信号端IN、第一时钟信号端CK、第二时钟信号端XCK、高电平信号端VGH和第一节点N1，用于根据输入信号、第一时钟信号、第二时钟信号、高电平信号和第一节点N1的电平状态，控制第二节点N2的电平状态，其中，在输入信号为高电平，且第一时钟信号为低电平的每个阶段，提供高电平至用以控制第二节点N2的电平的第三节点N3，以使在输入信号为高电平，且第二时钟信号为低电平的每个阶段，拉低第三节点N3的电平，以提供低电平至第二节点N2。

输出控制模块3电连接于高电平信号端VGH、低电平信号端VGL、第一节点N1和第二节点N2，用于根据第一节点N1的电平状态和第二节点N2的电平状态，使输出端OUT输出高电平或者低电平。

如图1和图2所示，现有技术中提供的移位寄存器在工作过程如下(以下内容中仅对与本发明相关内容进行描述)：

第一阶段T1，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，晶体管T1导通，高电平信号端VGH提供的高电平信号到达节点N4，节点N4为高电平。

第二阶段，输入信号为高电平，第一时钟信号为高电平，第二时钟信号为低电平，晶体管T1截止，节点N4悬浮，由于第一时钟信号由第一阶段T1的低电平变为高电平，电容C1使节点N4的电平更高。

第三阶段T3，输入信号为高电平，第一时钟信号为低电平，第二时钟信号为高电平，晶体管T1截止，节点N4悬浮，由于第一时钟信号由第二阶段T2的高电平变为低电平，电容C1使节点N4的电平拉低，节点N4为低电平。

第四阶段T4，当未采用dimming模式时，输入信号为低电平(图2中第四阶段T4中实线所示)，第一时钟信号为高电平，第二时钟信号为低电平，晶体管T1导通，高电平信号端VGH提供的高电平信号到达节点N4，节点N4为高电平；但当采用dimming模式时，输入信号为高电平(图2中第四阶段T4中虚线所示)，第一时钟信号为高电平，第二时钟信号为低电平，晶体管T1截止，节点N4悬浮，由于第一时钟信号由第三阶段T3的低电平变为高电平，电容C1使节点N4的电平升高，节点N4为高电平。

第五阶段T5，当未采用dimming模式时，输入信号为低电平(图2中第五阶段T5中实线所示)，第一时钟信号为低电平，第二时钟信号为高电平，晶体管T1导通，高电平信号端VGH提供的高电平信号到达节点N4，节点N4为高电平；但当采用dimming模式时，输入信号为高电平(图2中第五阶段T5中虚线所示)，第一时钟信号为低电平，第二时钟信号为高电平，晶体管T1截止，节点N4悬浮，由于第一时钟信号由第四阶段T4的高电平变为低电平，电容C1使节点N4的电平拉低，节点N4为低电平。

由以上所述可知，在采用dimming模式时，针对现有技术中的移位寄存器，输入信号长高，会使得控制节点N2的节点N4长时间悬浮(例如，上述第三阶段T3、第四阶段T4和第五阶段T5均悬浮)，造成晶体管T3无法开启，不能对节点N2的电平进行有效控制，移位寄存器无法正常工作。

而本发明实施例提供的移位寄存器的第二节点控制模块2能够在输入信号为高电平，且第一时钟信号为低电平的每个阶段(例如图4中的第二阶段T2)，提供高电平至用以控制第二节点N2的电平的第三节点N3，即第三节点N3不会长时间处于悬浮状态，进而使得在输入信号为高电平，且第二时钟信号为低电平的每个阶段(例如图4中的第三阶段T3)，拉低第三节点N3的电平，以提供低电平至第二节点N2，不会出现不能对第二节点N2的电平进行有效控制的问题，进而可以达到在采用dimming模式，输入信号长高时，保证移位寄存器的正常工作的目的。

为了便于本领域技术人员更好地理解和实现上述移位寄存器的有益效果，本发明实施例提供一种针对以上所述的移位寄存器的驱动方法，请参照图4，该驱动方法包括：

第一阶段T1，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，将低电平提供给第一节点N1，并根据第一节点N1的低电平，将高电平提供给第二节点N2，输出端OUT输出低电平。

第二阶段T2，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，维持第一节点N1在第一阶段的低电平状态，并根据第一节点N1的低电平，将高电平提供给第二节点N2，输出端OUT输出低电平，且提供高电平至第三节点N3；

第三阶段T3，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，将高电平提供给第一节点N1，拉低第三节点N3的电平，将低电平提供给第二节点N2，输出端OUT输出高电平；

第四阶段T4，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供的第一时钟信号为低电平，第二时钟信号端XCK提供的第二时钟信号为高电平，维持第一节点N1在第三阶段的高电平状态，并维持第二节点N2在第三阶段的低电平状态，输出端OUT输出高电平，且提供高电平至第三节点N3；

第五阶段T5，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供的第一时钟信号为高电平，第二时钟信号端XCK提供的第二时钟信号为低电平，将低电平提供给第一节点N1，并根据第一节点N1的低电平，将高电平提供给第二节点N2，输出端OUT输出低电平。

需要说明的是，图4所示的移位寄存器的工作时序中，输入信号端IN的输入信号的高电平持续时间与未采用dimming模式时相对应，当采用dimming模式时，只需要将输入信号端IN的输入信号的高电平持续时间延长，并结合以上内容分析即可。

例如，如图5所示，图5为本发明实施例提供的移位寄存器的工作时序图二，输入信号的高电平持续时间延长至第五阶段T5结束，则在第一阶段T1、第二阶段T2和第三阶段T3，移位寄存器的工作过程不发生变化。

在第四阶段T4，输入信号为高电平，且第一时钟信号为低电平，第二时钟信号为高电平，输入信号控制的第五晶体管M5和第六晶体管M6均截止，第一时钟信号控制的第七晶体管M7和第八晶体管M8均导通，高电平信号端VGH提供的高电平信号到达第三节点N3，第三节点N3为高电平，第九晶体管M9截止，第二时钟信号控制的第一晶体管M1截止，第一电容C1使第一节点N1维持第三阶段T3的高电平状态，第四晶体管M4截止，第十晶体管M10截止，第二电容C2使第二节点N2维持第三阶段T3的低电平状态，第三晶体管M3导通，高电平信号端VGH提供的高电平信号到达第四节点N4，第四节点N4为高电平，且第二节点N2使得第十一晶体管M11导通，高电平信号端VGH提供的高电平信号到达输出端OUT，输出端OUT输出高电平，第二晶体管M2截止。

在第五阶段T5，输入信号为高电平，且第一时钟信号为高电平，第二时钟信号为低电平，输入信号控制的第五晶体管M5和第六晶体管M6均截止，第一时钟信号控制的第七晶体管M7和第八晶体管M8均截止，由于第二时钟信号由第四阶段T4的高电平变为低电平，第三电容C3将第三节点N3的电平拉低，第三节点N3为低电平，第九晶体管M9导通，第二时钟信号到达第二节点N2，第二节点N2为低电平，第三晶体管M3导通，高电平信号端VGH提供的高电平信号到达第四节点N4，第四节点N4为高电平，且第二节点N2使得第十一晶体管M11导通，高电平信号端VGH提供的高电平信号到达输出端OUT，输出端OUT输出高电平，第二晶体管M2截止，且第二时钟信号控制的第一晶体管M1导通，输入信号到达第一节点N1，第一节点N1为高电平，第四晶体管M4截止，第十晶体管M10截止。

由于在第四阶段T4中，提供高电平至第三节点N3，第三节点N3不会悬浮，从而使得在第五阶段T5中，第九晶体管M9不会存在无法开启的情况，能够有效地对第二节点N2的电平进行控制。

下面本发明实施例结合图3和图4对移位寄存器的第一节点控制模块1、第二节点控制模块2和输出控制模块3的具体功能以及可选地具体电路结构进行举例说明。需要说明的是，以下描述内容同时适用于本发明实施例中的移位寄存器及其驱动方法。

第一方面，第一节点控制模块1具体用于根据第一时钟信号的高电平、第二时钟信号的低电平和输入信号的高电平，将高电平提供给第一节点N1，以及，根据第一时钟信号的高电平、第二时钟信号的低电平和输入信号的低电平，将低电平提供给第一节点N1；以及，根据第一时钟信号的低电平、第二时钟信号的高电平和输入信号的低电平，维持第一节点N1在上一阶段的高电平状态，以及，根据第一时钟信号的低电平、第二时钟信号的高电平和输入信号的高电平，维持第一节点N1在上一阶段的低电平状态。

具体地，结合图4，第一阶段T1，第一节点控制模块1根据第一时钟信号的高电平、第二时钟信号的低电平和输入信号的低电平，将低电平提供给第一节点N1；第二阶段T2，第一节点控制模块1根据第一时钟信号的低电平、第二时钟信号的高电平和输入信号的高电平，维持第一节点N1在第一阶段的低电平状态；第三阶段T3，第一节点控制模块1根据第一时钟信号的高电平、第二时钟信号的低电平和输入信号的高电平，将高电平提供给第一节点N1；第四阶段T4，第一节点控制模块1根据第一时钟信号的低电平、第二时钟信号的高电平和输入信号的低电平，维持第一节点N1在第三阶段的高电平状态；第五阶段T5，第一节点控制模块1根据第一时钟信号的高电平、第二时钟信号的低电平和输入信号的低电平，将低电平提供给第一节点N1。

可选地，第一节点控制模块1还电连接输出端OUT，还用于根据第一时钟信号的低电平、第二时钟信号的高电平和输出端OUT提供的低电平，将低电平提供给第一节点N1，以及根据第一时钟信号的低电平、第二时钟信号的高电平和输出端OUT提供的高电平，使第一节点N1维持上一阶段的高电平状态。

可选地，如图3所示，第一节点控制模块1包括第一晶体管M1、第二晶体管M2和第一电容C1；其中，

第一晶体管M1的控制端电连接第二时钟信号端XCK，第一端电连接输入信号端IN，第二端电连接第一节点N1；

第二晶体管M2的控制端电连接输出端OUT，第一端电连接第一时钟信号端CK，第二端电连接第四节点N4；

第一电容C1的第一端电连接第四节点N4，第一电容C1的第二端电连接第一节点N1。

由于第二晶体管M2和第一电容C1具有如上连接关系，从而使得通过移位寄存器的输出端OUT控制第四节点N4的电平，再通过第一电容C1进一步影响第一节点N1的电平，能够补偿第十晶体管M10的阈值漂移，保证移位寄存器的输出端OUT的输出信号的准确性。并且，在移位寄存器的输出端OUT输出的高低电平切换的时刻，第一节点N1和第二节点N2的电平不受移位寄存器的输出端OUT输出的信号的影响，因此不存在竞争的问题，增强了移位寄存器的稳定性。

其中，本发明实施例中上述第一晶体管M1、第二晶体管M2和第三晶体管M3均为PMOS晶体管，PMOS晶体管的控制端为低电平时导通，控制端为高电平时截止。如无特殊说明，本发明实施例中后续提及的晶体管均为PMOS晶体管。另外，对于第一节点控制模块1具有如上结构时，在移位寄存器工作的各个阶段，第一晶体管M1、第二晶体管M2、第三晶体管M3和第一电容C1的具体工作状态，本发明实施例会在后续内容中进行详细说明。

进一步地，第一节点控制模块1还包括第三晶体管M3，第三晶体管M3的控制端电连接第二节点N2，第一端电连接高电平信号端VGH，第二端电连接第四节点N4。在第三阶段T3和第四阶段T4，第三晶体管M3在第二节点N2的低电平控制下导通，将高电平信号端VGH提供的高电平信号传递至第四节点N4，避免第四节点N4处于悬浮状态，同时通过第一电容C1的耦合作用将第一节点N1维持在高电平状态，从而使得输出端OUT两端不存在竞争关系，移位寄存器稳定输出。

第二方面，第二节点控制模块2具体用于根据第一节点N1的低电平，提供高电平至第二节点N2，以及，根据第一节点N1的高电平、输入信号的高电平、第一时钟信号的高电平和第二时钟信号的低电平，拉低第三节点N3的电平，提供低电平给第二节点N2，以及，根据第一节点N1的高电平、输入信号的低电平、第一时钟信号的低电平和第二时钟信号的高电平，维持第二节点N2在上一阶段的低电平状态，以及，根据第一时钟信号的低电平和第二时钟信号的高电平，将高电平提供给第三节点N3。

具体地，结合图4，第一阶段T1，第二节点控制模块2根据第一节点N1的低电平，提供高电平至第二节点N2；第二阶段T2，第二节点控制模块2依旧根据第一节点N1的低电平，提供高电平至第二节点N2，且根据第一时钟信号的低电平和第二时钟信号的高电平，将高电平提供给第三节点N3；第三阶段T3，第二节点控制模块2根据第一节点N1的高电平、输入信号的高电平、第一时钟信号的高电平和第二时钟信号的低电平，拉低第三节点N3的电平，提供低电平给第二节点N2；第四阶段T4，第二节点控制模块2根据第一节点N1的高电平、输入信号的低电平、第一时钟信号的低电平和第二时钟信号的高电平，维持第二节点N2在第三阶段的低电平状态，且根据第一时钟信号的低电平和第二时钟信号的高电平，将高电平提供给第三节点N3；第五阶段T5，第二节点控制模块2根据第一节点N1的低电平，提供高电平至第二节点N2。

可选地，如图3所示，第二节点控制模块2包括第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第二电容C2和第三电容C3；其中，

第四晶体管M4的控制端电连接第一节点N1，第一端电连接高电平信号端VGH，第二端电连接第二节点N2；

第二电容C2的第一端电连接高电平信号端VGH，第二电容C2的第二端电连接第二节点N2；

第五晶体管M5的控制端和第六晶体管M6的控制端均电连接输入信号端IN，第五晶体管M5的第一端电连接高电平信号端VGH，第五晶体管M5的第二端电连接第六晶体管M6的第一端，第六晶体管M6的第二端电连接第三节点N3；

第七晶体管M7的控制端和第八晶体管M8的控制端均电连接第一时钟信号端CK，第七晶体管M7的第一端电连接高电平信号端VGH，第七晶体管M7的第二端电连接第八晶体管M8的第一端，第八晶体管M8的第二端电连接第三节点N3；

第九晶体管M9的控制端电连接第三节点N3，第一端电连接第二时钟信号端XCK，第二端电连接第二节点N2；

第三电容C3的第一端电连接第二时钟信号端XCK，第二端电连接第三节点N3。

上述第五晶体管M5和第六晶体管M6的连接方式可以有效减小经过二者的漏电流，有助于维持第三节点N3的电平稳定。同样，上述第七晶体管M7和第八晶体管M8的连接方式可以有效减小经过二者的漏电流，有助于维持第三节点N3的电平稳定。

对于第二节点控制模块2具有如上结构时，在移位寄存器工作的各个阶段，第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第二电容C2和第三电容C3的具体工作状态，本发明实施例也会在后续内容中进行详细说明。

第三方面，输出控制模块3具体用于根据第一节点N1的高电平和第二节点N2的低电平，使输出端OUT输出高电平，以及根据第一节点N1的低电平和第二节点N2的高电平，使输出端OUT输出低电平。

具体地，结合图4，第一阶段T1，第一节点N1为低电平，第二节点N2为高电平，输出端OUT输出低电平；第二阶段T2，第一节点N1依旧为低电平，第二节点N2依旧为高电平，输出端OUT依旧输出低电平；第三阶段T3，第一节点N1为高电平，第二节点N2为低电平，输出端OUT输出高电平；第四阶段T4，第一节点N1依旧为高电平，第二节点N2依旧为低电平，输出端OUT依旧输出高电平；第五阶段T5，第一节点N1为低电平，第二节点N2为高电平，输出端OUT输出低电平。

可选地，输出控制模块3包括第十晶体管M10和第十一晶体管M11；其中，

第十晶体管M10的控制端电连接第一节点N1，第一端电连接低电平信号端VGL，第二端电连接输出端OUT；

第十一晶体管M11的控制端电连接第二节点N2，第一端电连接高电平信号端VGH，第二端电连接输出端OUT。

对于输出控制模块3具有如上结构时，在移位寄存器工作的各个阶段，第十晶体管M10和第十一晶体管M11的具体工作状态，本发明实施例也会在后续内容中进行详细说明。

下面本发明实施例以移位寄存器具有图3所示的电路结构为例，结合图4所示的移位寄存器的工作时序，对移位寄存器在各个阶段中，第一晶体管M1～第十一晶体管M11，以及第一电容C1～第三电容C3的具体工作状态进行详细说明。

第一阶段T1，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供第一时钟信号为高电平，第二时钟信号端XCK提供第二时钟信号为低电平，由输入信号控制的第五晶体管M5和第六晶体管M6导通，由第一时钟信号控制的第七晶体管M7和第八晶体管M8截止，高电平信号端VGH提供的高电平信号经第五晶体管M5和第六晶体管M6到达第三节点N3，第三节点N3为高电平，第九晶体管M9截止，且由第二时钟信号控制的第一晶体管M1导通，输入信号到达第一节点N1，第一节点N1为低电平，第四晶体管M4导通，第十晶体管M10导通，低电平信号端VGL提供的低电平信号经第十晶体管M10到达输出端OUT，输出端OUT输出低电平，高电平信号端VGH提供的高电平信号经第四晶体管M4到达第二节点N2，第二节点N2为高电平，第三晶体管M3截止，且由于输出端OUT输出低电平，第二晶体管M2导通，第一时钟信号到达第四节点N4，第四节点N4为高电平。

第二阶段T2，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供第一时钟信号为低电平，第二时钟信号端XCK提供第二时钟信号为高电平，由输入信号控制的第五晶体管M5和第六晶体管M6截止，由第一时钟信号控制的第七晶体管M7和第八晶体管M8导通，高电平信号端VGH提供的高电平信号经第七晶体管M7和第八晶体管M8到达第三节点N3，第三节点N3为高电平，第九晶体管M9截止，且由第二时钟信号控制的第一晶体管M1截止，通过第一电容C1维持第一节点N1的低电平状态，且会使第一节点N1的电平更低，第四晶体管M4导通，第十晶体管M10导通，低电平信号端VGL提供的低电平信号经第十晶体管M10到达输出端OUT，输出端OUT输出低电平，高电平信号端VGH提供的高电平信号经第四晶体管M4到达第二节点N2，第二节点N2为高电平，第三晶体管M3截止，且由于输出端OUT输出低电平，第二晶体管M2导通，第一时钟信号到达第四节点N4，第四节点N4为低电平。

第三阶段T3，输入信号端IN提供的输入信号为高电平，第一时钟信号端CK提供第一时钟信号为高电平，第二时钟信号端XCK提供第二时钟信号为低电平，由输入信号控制的第五晶体管M5和第六晶体管M6截止，由第一时钟信号控制的第七晶体管M7和第八晶体管M8截止，第二时钟信号由第二阶段的高电平跳变为低电平，通过第三电容C3拉低第三节点N3的电平，使第三节点N3为低电平，第九晶体管M9导通，第二时钟信号经第九晶体管M9到达第二节点N2，第二节点N2为低电平，第三晶体管M3导通，第十一晶体管M11导通，高电平信号端VGH提供的高电平信号经第十一晶体管M11到达输出端OUT，输出端OUT输出高电平，且高电平信号端VGH提供的高电平信号经第三晶体管M3到达第四节点N4，第四节点N4为高电平，且由第二时钟信号控制的第一晶体管M1导通，输入信号到达第一节点N1，第一节点N1为高电平，第四晶体管M4截止，第十晶体管M10截止，且由于输出端OUT输出高电平，第二晶体管M2截止。

第四阶段T4，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供第一时钟信号为低电平，第二时钟信号端XCK提供第二时钟信号为高电平，由输入信号控制的第五晶体管M5和第六晶体管M6导通，由第一时钟信号控制的第七晶体管M7和第八晶体管M8导通，高电平信号端VGH提供的高电平信号到达第三节点N3，第三节点N3为高电平，第九晶体管M9截止，且由第二时钟信号控制的第一晶体管M1截止，通过第一电容C1维持第一节点N1在第三阶段的高电平状态，第四晶体管M4截止，第十晶体管M10截止，通过第二电容C2维持第二节点N2的低电平状态，第三晶体管M3导通，高电平信号端VGH提供的高电平信号到达第四节点N4，第四节点N4为高电平，第十一晶体管M11导通，高电平信号端VGH提供的高电平信号到达输出端OUT，输出端OUT输出高电平，且由于输出端OUT输出高电平，第二晶体管M2截止。

第五阶段T5，输入信号端IN提供的输入信号为低电平，第一时钟信号端CK提供第一时钟信号为高电平，第二时钟信号端XCK提供第二时钟信号为低电平，由输入信号控制的第五晶体管M5和第六晶体管M6导通，由第一时钟信号控制的第七晶体管M7和第八晶体管M8截止，高电平信号端VGH提供的高电平信号经第五晶体管M5和第六晶体管M6到达第三节点N3，第三节点N3为高电平，第九晶体管M9截止，且由第二时钟信号控制的第一晶体管M1导通，输入信号到达第一节点N1，第一节点N1为低电平，第四晶体管M4导通，第十晶体管M10导通，低电平信号端VGL提供的低电平信号经第十晶体管M10到达输出端OUT，输出端OUT输出低电平，高电平信号端VGH提供的高电平信号经第四晶体管M4到达第二节点N2，第二节点N2为高电平，第三晶体管M3截止，且由于输出端OUT输出低电平，第二晶体管M2导通，第一时钟信号到达第四节点N4，第四节点N4为高电平。

此外，本发明实施例提供一种发射驱动电路，如图6所示，图6为本发明实施例提供的发射驱动电路的示意图，该发射驱动电路包括：第一信号线L1、第二信号线L2和级联的多级移位寄存器(图6中表示为Stage 1、Stage2，…)，每级移位寄存器为以上任一项所述的移位寄存器；其中，

各奇数级移位寄存器的第一时钟信号端CK、以及各偶数级移位寄存器的第二时钟信号端XCK均电连接至第一信号线L1；

各奇数级移位寄存器的第二时钟信号端XCK、以及各偶数级移位寄存器的第一时钟信号端CK均电连接第二信号线L2。

进一步地，如图6所示，第n级移位寄存器的输入信号端IN电连接第n-1级移位寄存器的输出端OUT n-1，n的取值范围为2、3、4、…、N，其中N为发射驱动电路中移位寄存器的数量。第1级移位寄存器的输入信号端IN可以单独连接输入信号线，也可以连接第N级移位寄存器的输出端OUT，本发明实施例对此不进行限定。

此外，本发明实施例还提供一种显示装置，如图7所示，图7为本发明实施例提供的显示装置的俯视图，显示装置包括以上任一项所述的发射驱动电路。本发明实施例提供的显示装置可以是例如智能手机、可穿戴式智能手表、智能眼镜、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪、车载显示器、电子书等任何具有显示功能的产品或部件。本申请实施例提供的显示面板和显示装置可以为柔性，也可以为非柔性，本申请对此不做限定。

可选地，显示装置为有机发光显示装置，有机发光显示装置包括有机发光显示面板，有机发光显示面板包括多个像素电路，还包括设置于显示面板上的多个有机发光二极管(Organic Light-Emitting Diode，OLED)，每个有机发光二极管的阳极与对应的像素电路电连接，多个发光二极管包括用于发红光的发光二极管、用于发绿光的发光二极管和用于发蓝光的发光二极管。此外，有机发光显示面板还包括覆盖于多个有机发光二极管上的封装层。

本发明实施例提供了一种移位寄存器及其驱动方法、发射驱动电路和显示装置，其中，移位寄存器包括第一节点控制模块、第二节点控制模块和输出控制模块；第一节点控制模块用于根据输入信号、第一时钟信号和第二时钟信号，控制第一节点的电平状态；第二节点控制模块用于根据输入信号、第一时钟信号、第二时钟信号、高电平信号和第一节点的电平状态，控制第二节点的电平状态，其中，在输入信号为高电平，且第一时钟信号为低电平的每个阶段，提供高电平至用以控制第二节点的电平的第三节点，以使在输入信号为高电平，且第二时钟信号为低电平的每个阶段，拉低第三节点的电平，以提供低电平至第二节点；输出控制模块用于根据第一节点的电平状态和第二节点的电平状态，使输出端输出高电平或者低电平。由于移位寄存器的第二节点控制模块能够在输入信号为高电平，且第一时钟信号为低电平的每个阶段，提供高电平至用以控制第二节点的电平的第三节点，即第三节点不会长时间处于悬浮状态，进而使得在输入信号为高电平，且第二时钟信号为低电平的每个阶段，拉低第三节点的电平，以提供低电平至第二节点，不会出现不能对第二节点的电平进行有效控制的问题，进而可以达到在采用dimming模式，输入信号长高时，保证移位寄存器的正常工作的目的。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。