一种移位寄存器、驱动电路及驱动方法、显示装置与流程

本发明涉及显示技术领域，尤其涉及一种移位寄存器、驱动电路及驱动方法、显示装置。

背景技术：

一般来说，显示装置包括位于显示面板内部的多个子像素以及使这些子像素发光的驱动电路，驱动电路通常由多个级联的移位寄存器组成。但是，在现有技术中，由于移位寄存器电路内部的控制节点的电位受到输出信号的影响，这样在移位寄存器的输出信号的高低电平切换的时候，若其输出信号的高低电平切换不及时，移位寄存器内部的控制节点的电位将相应受到影响，进而导致移位寄存器的输出信号出现错误，影响显示装置的正常显示。

技术实现要素：

有鉴于此，本发明提供了一种移位寄存器、驱动电路及驱动方法、显示装置，用以提高移位寄存器的输出信号的准确性。

一方面，本发明实施例提供了一种移位寄存器，所述移位寄存器包括：

第一输入单元，所述第一输入单元用于在输入信号端的控制下将第一固定电位端的信号提供给第一节点，在第二节点和第一时钟信号端的控制下将所述输入信号端的信号提供给所述第一节点，在所述第二节点和第二时钟信号端的控制下将所述输入信号端的信号提供给所述第一节点；

第二输入单元，所述第二输入单元用于在所述第一节点的控制下将所述输入信号端的信号提供给所述第二节点，在所述第二时钟信号端的控制下将所述第一固定电位端的信号提供给所述第二节点；

输出单元，所述输出单元用于在所述第一节点的信号的控制下将第一时钟信号端的信号提供给所述移位寄存器的输出信号端，在所述第二节点的信号的控制下将第二固定电位端的信号提供给所述输出信号端。

另一方面，本发明还提供了一种驱动电路，所述驱动电路包括级联的多个上述移位寄存器，其中，第一级移位寄存器的输入信号端与起始信号端相连，除第一级移位寄存器之外的其余各级移位寄存器的输入信号端分别与上一级所述移位寄存器的输出信号端相连；

奇数级的所述移位寄存器的所述第一时钟信号端用于接收第一时钟信号，奇数级的所述移位寄存器的所述第二时钟信号端用于接收第二时钟信号；

偶数级的所述移位寄存器的所述第一时钟信号端用于接收所述第二时钟信号，偶数级的所述移位寄存器的所述第二时钟信号端用于接收所述第一时钟信号；

当所述第一时钟信号处于低电平时，所述第二时钟信号处于高电平；

当所述第二时钟信号处于低电平时，所述第一时钟信号处于高电平。

再一方面，本发明还提供了一种显示装置，所述显示装置包括上述驱动电路。

再一方面，本发明还提供了一种驱动方法，所述驱动方法应用于上述移位寄存器，所述驱动方法包括第一阶段，第二阶段，第三阶段和第四阶段；

在所述第一阶段，向所述输入信号端提供第一电平信号，向所述第一时钟信号端提供第二电平信号，向所述第二时钟信号端提供所述第一电平信号，所述输出信号端输出第一电平信号；

在所述第二阶段，向所述输入信号端提供所述第二电平信号，向所述第一时钟信号端提供所述第一电平信号，向所述第二时钟信号端提供所述第二电平信号，所述输出信号端输出第一电平信号；

在所述第三阶段，向所述输入信号端提供所述第一电平信号，向所述第一时钟信号端提供所述第二电平信号，向所述第二时钟信号端提供所述第一电平信号，所述输出信号端输出第二电平信号；

在所述第四阶段，向所述输入信号端提供所述第一电平信号，向所述第一时钟信号端提供所述第一电平信号，向所述第二时钟信号端提供所述第二电平信号，所述输出信号端输出第一电平信号。

本发明提供的移位寄存器包括第一输入单元，第二输入单元和输出单元，其中，第一输入单元用于在输入信号端的控制下将第一固定电位端的信号提供给第一节点，在第二节点和第一时钟信号端的控制下将输入信号端的信号提供给第一节点，在第二节点和第二时钟信号端的控制下将输入信号端的信号提供给第一节点；第二输入单元用于在第一节点的控制下将输入信号端的信号提供给第二节点，在第二时钟信号端的控制下将第一固定单位端的信号提供给第二节点；输出单元用于在第一节点的信号的控制下将第一时钟信号端的信号提供给移位寄存器的输出信号端，在第二节点的信号的控制下将第二固定电位端的信号提供给输出信号端。由于本发明提供的移位寄存器的第一节点及第二节点的电位不受输出信号端输出信号的控制，因此，即便出现输出信号的高低电平切换不及时的情况，第一节点及第二节点的电位也不会受到影响，从而不会使输出信号端输出的信号进一步出现偏差，能够提高输出信号端输出信号的准确性。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为现有技术提供的移位寄存器的电路结构图；

图2为现有技术提供的移位寄存器的工作时序图；

图3为本发明实施例提供的移位寄存器的一种电路结构图；

图4为本发明实施例提供的移位寄存器的工作时序图；

图5为本发明实施例提供的移位寄存器的另一种电路结构图；

图6为本发明实施例提供的驱动电路的示意图；

图7为本发明实施例提供的显示装置的示意图。

【具体实施方式】

为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。

应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

应当理解，尽管在本发明实施例中可能采用术语第一、第二来描述输入单元，但这些输入单元不应限于这些术语。这些术语仅用来将输入单元彼此区分开。例如，在不脱离本发明实施例范围的情况下，第一输入单元也可以被称为第二输入单元，类似地，第二输入单元也可以被称为第一输入单元。

如图1和图2所示，图1为现有技术中的一种移位寄存器的内部结构示意图，图2为图1所示移位寄存器的驱动时序图；其中，由于该移位寄存器的输出端OUT’与薄膜晶体管M3’相连，因此，在该移位寄存器正常工作的情况下，以处于阶段t为例，当输出端OUT’输出低电平时，通过输出端OUT’的反馈将使薄膜晶体管M3’在低电平控制下导通，高电平信号VGH’通过薄膜晶体管M3’将第一节点N1’电位写高，进而使M5’在高电平控制下截止。这时，第二节点N2’处于低电平，控制薄膜晶体管M4’导通，将时钟信号端CKB’的低电平信号写入输出端OUT’，使输出端OUT’输出低电平。

但是，基于该移位寄存器的内部电路结构，因为输出端OUT’与薄膜晶体管M3’的控制端相连，因此，如果输出端OUT’的输出信号未及时写低，就会导致薄膜晶体管M3’不能及时导通，进而导致第一节点N1’的电位不能及时写高，这时可能就会出现薄膜晶体管M5’和薄膜晶体管M4’同时导通的情况，导致输出端OUT’的输出存在竞争风险，可能出现错误。

基于此，本实施例提供了一种移位寄存器，如图3所示，图3为本实施例提供的移位寄存器的内部结构示意图，该移位寄存器包括第一输入单元1，第二输入单元2和输出单元3。

其中，第一输入单元1用于在输入信号端IN的控制下将第一固定电位端VGL的信号提供给第一节点N1；在第二节点N2和第一时钟信号端XCK的控制下将输入信号端IN的信号提供给第一节点N1；在第二节点N2和第二时钟信号端CK的控制下将输入信号端IN的信号提供给第一节点N1。

第二输入单元2用于在第一节点N1的控制下将输入信号端IN的信号提供给第二节点N2；在第二时钟信号端CK的控制下将第一固定电位端VGL的信号提供给第二节点N2。

输出单元3用于在第一节点N1的信号的控制下将第一时钟信号端XCK的信号提供给移位寄存器的输出信号端OUT；在第二节点N2的信号的控制下将第二固定电位端VGH的信号提供给输出信号端OUT。

下面结合图3和图4，图4为图3对应的工作时序图，对上述移位寄存器的工作过程进行具体说明，该移位寄存器的工作过程包括初始阶段t0，第一阶段t1，第二阶段t2，第三阶段t3和第四阶段t4。

在初始阶段t0，输入信号端IN提供高电平，第一时钟信号端XCK提供高电平，第二时钟信号端CK提供低电平；第二输入单元2响应于第二时钟信号端CK接收的低电平，根据第一固定电位端VGL的信号将第二节点N2的电位写低；第一输入单元1响应于第二节点N2和第二时钟信号端CK接收的低电平，根据输入信号端IN接收的高电平，将第一节点N1的电位写高；输出单元3响应于第二节点N2接收的低电平，根据第二固定电位端VGH的信号使输出信号端OUT输出高电平。

在第一阶段t1，输入信号端IN提供高电平，第一时钟信号端XCK提供低电平，第二时钟信号端CK提供高电平；第一节点N1保持高电平；第二节点N2保持低电平；输出单元3响应于第二节点N2的低电平，根据第二固定电位端VGH的信号使输出信号端OUT保持高电平。

在第二阶段t2，输入信号端IN提供低电平，第一时钟信号端XCK提供高电平，第二时钟信号端CK提供低电平；第二输入单元2响应于第二时钟信号端CK接收的低电平，根据第一固定电位端VGL的信号将第二节点N2的电位写低；第一输入单元1响应于第二节点N2和第二时钟信号端CK接收的低电平，根据输入信号端IN接收的低电平，将第一节点N1的电位写低；输出单元3响应于第一节点N1接收的低电平，根据第一时钟信号端XCK接收的高电平使输出信号端OUT保持高电平；同时响应于第二节点N2接收的低电平，根据第二固定电位端VGH的信号使输出信号端OUT稳定保持高电平。

在第三阶段t3，输入信号端IN提供高电平，第一时钟信号端XCK提供低电平，第二时钟信号端CK提供高电平；第一节点N1保持低电平；第二输入单元2响应于第一节点N1接收的低电平，根据输入信号端IN接收的高电平，将第二节点N2的电位写高；输出单元3响应于第一节点N1接收的低电平，根据第一时钟信号端XCK接收的低电平，使输出信号端OUT输出低电平，同时将第一节点N1的电位拉的更低。

在第四阶段t4，输入信号端IN提供高电平，第一时钟信号端XCK提供高电平，第二时钟信号端CK提供低电平；第二输入单元2响应于第二时钟信号端CK接收的低电平，根据第一固定电位端VGL的信号将第二节点N2写低；第一输入单元1响应于第二节点N2和第二时钟信号端CK接收的低电平，根据输入信号端IN提供的高电平，将第一节点N1的电位写高；输出单元3响应于第二节点N2接收的低电平，根据第二固定电位端VGH接收的高电平，使输出信号端OUT输出高电平。

通过上述对移位寄存器的工作过程的描述可知，基于本实施例提供的移位寄存器，其第一节点N1及第二节点N2的电位不受输出信号端OUT输出信号的控制，因此，当出现输出信号端OUT的输出信号的高低电平切换不及时的情况时，第一节点N1及第二节点N2的电位不会受到影响，从而不会使输出信号端OUT输出的信号进一步出现偏差，能够提高输出信号端OUT的输出信号的准确性。

示例性的，上述输入信号端IN用于接收输入信号；第一固定电位端VGL用于接收第一固定电位信号，第二固定电位端VGH用于接收第二固定电位信号，其中，第一固定电位信号与第二固定电位信号不同。在本实施例中，第一固定电位信号的电位低于第二固定电位信号的电位。

如图4所示，第一时钟信号端XCK的信号与第二时钟信号端CK的信号均为脉冲信号，且当第一时钟信号端XCK的信号处于低电平时，第二时钟信号端CK的信号处于高电平，当第二时钟信号端CK的信号处于低电平时，第一时钟信号端XCK的信号处于高电平。

示例性的，如图3所示，上述第一输入单元1包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。

其中，第一晶体管M1的控制端与输入信号端IN相连，第一晶体管M1的第一端与第一固定电位端VGL相连，第一晶体管M1的第二端与第一节点N1相连；在输入信号端IN提供的信号的控制下，第一晶体管M1控制第一节点N1与第一固定电位端VGL的电连接，以此调节第一节点N1的电位。

第二晶体管M2的控制端与第一时钟信号端XCK相连，第三晶体管M3的控制端与第二时钟信号端CK相连，第二晶体管M2的第一端和第三晶体管M3的第一端均与第一节点N1相连，第二晶体管M2的第二端和第三晶体管M3的第一端均与第四晶体管M4的第一端相连，第四晶体管M4的第二端与输入信号端IN相连，第四晶体管M4的控制端与第二节点N2相连。在第二节点N2和第一时钟信号端XCK提供的信号的控制下，第四晶体管M4和第二晶体管M2控制输入信号端IN与第一节点N1的电连接，以此调节第一节点N1的电位。在第二节点N2和第二时钟信号端CK提供的信号的控制下，第四晶体管M4和第三晶体管M3控制输入信号端IN与第一节点N1的电连接，以此调节第一节点N1的电位。

并且，在本实施例中，由于第二晶体管M2和第三晶体管M3的控制端分别与第一时钟信号端XCK和第二时钟信号端CK相连，且对于第一时钟信号端XCK和第二时钟信号端CK来说，当第一时钟信号端XCK的信号处于低电平时，第二时钟信号端CK的信号处于高电平，当第二时钟信号端CK的信号处于低电平时，第一时钟信号端XCK的信号处于高电平，也就是说，第二晶体管M2和第三晶体管M3分时导通，这样通过将第二晶体管M2或第三晶体管M3与第四晶体管M4连接，与将第四晶体管M4的第二端直接与第一节点N1相连相比，当第一节点N1处于低电平状态时，本实施例能够抬高第四晶体管M4的第二端的电位，从而避免在第一节点N1处于低电平状态时，第四晶体管M4的控制端和第一端之间的跨压过大所导致的第四晶体管M4被击穿的情况。

其中，本实施例中上述第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4均为PMOS晶体管，PMOS晶体管的控制端为低电平时导通，控制端为高电平时截止。如无特殊说明，本实施例中后续提及的晶体管均为PMOS晶体管。在具体实施时，上述各个晶体管的栅极作为其控制端，并且，根据各晶体管的栅极的信号以及其类型，可以将其第一端作为源极，第二端作为漏极，或者将其第一端作为漏极，第二端作为源极，在此不做具体区分。

可选的，如图3所示，第二输入单元2包括第五晶体管M5和第六晶体管M6；其中，第五晶体管M5的控制端与第二时钟信号端CK相连，第五晶体管M5的第一端与第一固定电位端VGL相连，第五晶体管M5的第二端与第二节点N2相连；在第二时钟信号端CK提供的信号的控制下，第五晶体管M5控制第一固定电位端VGL与第二节点N2的电连接，以此调节第二节点N2的电位。

第六晶体管M6的控制端与第一节点N1相连，第六晶体管M6的第一端与输入信号端IN相连，第六晶体管M6的第二端与第二节点N2相连。在第一节点N1提供的信号的控制下，第六晶体管M6控制输入信号端IN与第二节点N2的电连接，以此调节第二节点N2的电位。

示例性的，如图5所示，图5为本实施例提供的移位寄存器的另一种内部结构示意图，上述第二输入单元2还包括第七晶体管M7，第七晶体管M7的控制端与第一固定电位端VGL相连，第七晶体管M7的第一端与第一节点N1相连，第七晶体管M7的第二端与第六晶体管M6的控制端相连。在第一固定电位端VGL提供的信号的控制下，第七晶体管M7控制第一节点N1与第六晶体管M6的控制端的电连接，以此控制第六晶体管M6的导通或截止。并且，在本实施例中，通过将第七晶体管M7与第六晶体管M6相连，与将第六晶体管M6的控制端直接与第一节点N1相连相比，当第一节点N1处于低电平状态时，本实施例能够抬高第六晶体管M6的控制端的电位，从而避免在第一节点N1处于低电平状态时，第六晶体管M6的控制端和第一端或第二端之间的跨压过大所导致的第六晶体管M6被击穿的情况。

示例性的，如图3和图5所示，上述输出单元3包括第八晶体管M8与第九晶体管M9；其中，第八晶体管M8的控制端与第二节点N2相连，第八晶体管M8的第一端与第二固定电位端VGH相连，第八晶体管M8的第二端与输出信号端OUT相连；在第二节点N2提供的信号的控制下，第八晶体管M8控制第二固定电位端VGH与输出信号端OUT的电连接，以此调节输出信号端OUT输出的信号。第九晶体管M9的控制端与第一节点N1相连，第九晶体管M9的第一端与第一时钟信号端XCK相连，第九晶体管M9的第二端与输出信号端OUT相连。在第一节点N1提供的信号的控制下，第九晶体管M9控制第一时钟信号端XCK与输出信号端OUT的电连接，以此调节输出信号端OUT输出的信号。

示例性的，上述移位寄存器还包括第一电容C1和第二电容C2；第一电容C1的第一端与第一节点N1相连，第一电容C1的第二端与输出信号端OUT相连；第二电容C2的第一端与第二节点N2相连，第二电容C2的第二端与第二固定电位端VGH相连。其中，第一电容C1用于在第一节点N1处于浮接状态时，利用第一电容C1的耦合作用，维持第一节点N1的电位。第二电容C2用于在第二节点N2处于浮接状态时，利用第二电容C2的耦合作用，维持第二节点N2的电位。

下面结合图3和图4，对上述移位寄存器的工作过程进行描述。

在初始阶段t0，第二时钟信号端CK提供低电平，使得第五晶体管M5和第三晶体管M3导通，第五晶体管M5根据第一固定电位端VGL的信号将第二节点N2的电位写低，使得第四晶体管M4和第八晶体管M8导通；输入信号端IN提供高电平，经由导通的第四晶体管M4和第三晶体管M3将第一节点N1的电位写高，使得第九晶体管M9截止；第一固定电位端VGH的信号经由导通的第八晶体管M8使输出信号端OUT输出高电平。

在第一阶段t1，输入信号端IN提供高电平，使得第一晶体管M1截止，利用第一电容C1的耦合作用，第一节点N1保持高电平，使得第六晶体管M6和第九晶体管M9截止；第二时钟信号端CK提供高电平，使得第五晶体管M5和第三晶体管M3截止，利用第二电容C2的耦合作用，第二节点N2保持低电平，使得第四晶体管M4和第八晶体管M8导通；第一时钟信号端XCK提供低电平，使得第二晶体管M2导通，从而使得输入信号端IN提供的高电平信号经由导通的第四晶体管M4和第二晶体管M2将第一节点N1的电位写高；第二固定电位端VGH的信号经由导通的第八晶体管M8使输出信号端OUT输出高电平。

在第二阶段t2，输入信号端IN提供低电平，使得第一晶体管M1导通，第一固定电位端VGL的信号经由导通的第一晶体管M1将第一节点N1的电位写低，使得第六晶体管M6和第九晶体管M9导通，第一时钟信号端XCK提供高电平，经由导通的第九晶体管M9使输出信号端OUT输出高电平；第二时钟信号端CK提供低电平，使得第三晶体管M3和第五晶体管M5导通，第一固定电位端VGL的信号经由导通的第五晶体管M5将第二节点N2的电位写低，使得第四晶体管M4和第八晶体管M8导通，输入信号端IN的低电平信号经由导通的第四晶体管M4和第三晶体管M3，将第一节点N1的电位稳定地保持在低电平；第二固定电位端VGH输出的信号经由导通的第八晶体管M8使输出信号端OUT稳定地输出高电平。

在第三阶段t3，输入信号端IN提供高电平，使得第一晶体管M1截止，利用第一电容C1的耦合作用，第一节点N1保持低电平，使得第六晶体管M6和第九晶体管M9导通，第一时钟信号端XCK提供低电平，经由导通的第九晶体管M9使输出信号端OUT输出低电平，并利用第一电容C1的耦合将第一节点N1的电位进一步拉低，使得第一时钟信号端XCK的信号能够经由第九晶体管M9完全输出。输入信号端IN提供的高电平信号经由导通的第六晶体管M6将第二节点N2的电位写高，使得第四晶体管M4和第八晶体管M8截止。

在第四阶段t4，第二时钟信号端CK提供低电平，使得第三晶体管M3和第五晶体管M5导通，第一固定电位端VGL的信号经由导通的第五晶体管M5将第二节点N2的电位写低，使得第四晶体管M4和第八晶体管M8导通，第二固定电位端VGH的信号经由导通的第八晶体管M8使输出信号端OUT输出高电平。输入信号端IN提供的高电平信号经由导通的第四晶体管M4和第三晶体管M3将第一节点N1的电位写高，使得第六晶体管M6和第九晶体管M9截止。

对应于图5所示的实施例，因为本实施例将第七晶体管M7的控制端与第一固定电位端VGL相连，因此，在任意阶段，第七晶体管M7均处于导通状态，因此，对应于图5所示的实施例，其工作过程与上述图3所示实施例的工作过程相同，此处不再赘述。

本实施例还提供了一种驱动方法，该驱动方法应用于上述移位寄存器中。结合图4，该移位寄存器的工作过程包括第一阶段t1，第二阶段t2，第三阶段t3和第四阶段t4。

在第一阶段t1，向输入信号端IN提供第一电平信号，向第一时钟信号端XCK提供第二电平信号，向第二时钟信号端CK提供第一电平信号，输出信号端OUT输出第一电平信号；

在第二阶段t2，向输入信号端IN提供第二电平信号，向第一时钟信号端XCK提供第一电平信号，向第二时钟信号端CK提供第二电平信号，输出信号端OUT输出第一电平信号；

在第三阶段t3，向输入信号端IN提供第一电平信号，向第一时钟信号端XCK提供第二电平信号，向第二时钟信号端CK提供第一电平信号，输出信号端OUT输出第二电平信号；

在第四阶段t4，向输入信号端IN提供第一电平信号，向第一时钟信号端XCK提供第一电平信号，向第二时钟信号端CK提供第二电平信号，输出信号端OUT输出第一电平信号。

该移位寄存器的具体驱动过程已在上述实施例中进行了详细说明，此处不再赘述。

采用本发明实施例提供的驱动方法，由于移位寄存器的第一节点N1及第二节点N2的电位不受输出信号端OUT输出信号的控制，因此，即便出现移位寄存器的输出信号端OUT输出信号的高低电平切换不及时的情况，第一节点N1及第二节点N2的电位也不会受到影响，从而不会使输出信号端OUT输出的信号进一步出现偏差，能够提高输出信号端OUT的输出信号的准确性。

如图6所示，图6为本实施例提供的驱动电路的示意图，本实施例还提供了一种驱动电路，该驱动电路包括级联的多个上述的移位寄存器100；其中，第一级移位寄存器100的输入信号端IN与起始信号端STV相连；除第一级移位寄存器100之外的其余各级移位寄存器100的输入信号端IN分别与上一级移位寄存器100的输出信号端OUT相连；并且，奇数级的移位寄存器100的第一时钟信号端XCK用于接收第一时钟信号CK1，奇数级的移位寄存器的第二时钟信号端CK用于接收第二时钟信号CK2；偶数级的移位寄存器的第一时钟信号端XCK用于接收第二时钟信号CK2，偶数级的移位寄存器的第二时钟信号端CK用于接收第一时钟信号CK1；其中，第一时钟信号CK1和第二时钟信号CK2均为脉冲信号，且当第一时钟信号CK1处于低电平时，第二时钟信号CK2处于高电平；当第二时钟信号CK2处于低电平时，第一时钟信号CK1处于高电平。

另外，如图6所示，在该驱动电路中，每一级移位寄存器100的第一固定电位端VGL可通过第一电压信号线CL1与驱动芯片(未图示)相连，第二固定电位端VGH可通过第二电压信号线CL2与驱动芯片相连。

由于本实施例所提供的驱动电路包括多个级联的上述移位寄存器，因此，采用该驱动电路，由于第一节点N1及第二节点N2的电位不受输出信号端OUT输出信号的控制，因此，即便出现移位寄存器的输出信号端OUT输出信号的高低电平切换不及时的情况，第一节点N1及第二节点N2的电位也不会受到影响，从而不会使输出信号端OUT输出的信号进一步出现偏差，能够提高输出信号端OUT的输出信号的准确性。

本实施例还提供了一种显示装置，如图7所示，图7为本实施例所提供的显示装置的结构示意图，该显示装置包括上述驱动电路。其中，驱动电路的具体结构已经在上述实施例中进行了详细说明，此处不再赘述。当然，图7所示的显示装置仅仅为示意说明，该显示装置可以是例如手机、平板计算机、笔记本电脑、电纸书或电视机等任何具有显示功能的电子设备。

由于本实施例所提供的显示装置包括上述驱动电路，因此，采用该显示装置，由于移位寄存器的第一节点N1及第二节点N2的电位不受输出信号端OUT输出信号的控制，因此，即便出现移位寄存器的输出信号端OUT输出信号的高低电平切换不及时的情况，第一节点N1及第二节点N2的电位也不会受到影响，从而不会使输出信号端OUT输出的信号进一步出现偏差，能够提高输出信号端OUT的输出信号的准确性。

可以理解的是，在具体实施时，本实施例提供的上述显示装置可以为有机发光显示装置，或者也可以作为液晶显示装置。

在有机发光显示装置中，一般设置有多个有机发光二极管以及与各有机发光二极管连接的像素补偿电路，一般像素补偿电路中设置有用于控制有机发光二极管发光的发光控制晶体管和用于控制数据信号输入的扫描控制晶体管，在具体实施时，在本发明实施例提供的上述显示显示装置为有机发光显示装置时，该有机发光显示装置可以包括一个本实施例提供的上述驱动电路，该驱动电路可以作为发光驱动电路，向发光控制晶体管提供发光控制信号；或者，该驱动电路也可以作为栅极驱动电路，向扫描控制晶体管的栅极提供扫描信号。当然，该有机发光显示装置也可以包括两个本实施例提供的上述驱动电路，其中一个驱动电路作为发光驱动电路，另一个驱动电路作为栅极驱动电路，在此不做限定。

在液晶显示装置中，一般设置有多个像素电极，以及与各像素电极连接的开关晶体管。在具体实施时，在本实施例提供的上述显示装置为液晶显示装置时，本实施例提供的上述驱动电路可以作为栅极驱动电路，以向开关晶体管的栅极提供扫描信号。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。