移位寄存器及其驱动方法、栅极驱动电路、显示面板、显示装置与流程

本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示面板、显示装置。

背景技术：

goa(gatedriveronarray，阵列基板行驱动)是一种将栅极驱动电路集成于阵列基板上的技术，其中，goa电路的每一级(即移位寄存器)与一行栅线相连接，用于向该栅线输出栅极扫描信号，以实现对显示面板中的多条栅线的进行逐行扫描。

其中，对于goa电路中每一级移位寄存器而言，其一般包括多个晶体管、电容等，并通过晶体管、电容对上拉节点(pu)和下拉节点(pd)的电位进行控制，使得移位寄存器进行正常工作；然而，由于晶体管自身的沟道电阻以及关断电流的影响，容易造成上拉节点(pu)或下拉节点(pd)未能达到实际所期望的电位(例如，在非输出阶段，下拉节点的电位过低)，进而造成显示异常。

技术实现要素：

本发明的实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示面板、显示装置，能够解决因下拉节点的高电平电位过低而导致的显示异常的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例提供一种移位寄存器，包括上拉节点和下拉节点，所述移位寄存器还包括：下拉补偿子电路；所述下拉补偿子电路与所述下拉节点、高电平电压端连接；所述下拉补偿子电路配置为：在所述下拉节点的高电平的控制下，将所述高电平电压端的高电平输出至所述下拉节点。

在一些实施例中，所述下拉补偿子电路包括第十晶体管；所述第十晶体管的栅极和第一极与所述下拉节点连接，所述第十晶体管的第二极与所述高电平电压端连接。

在一些实施例中，所述移位寄存器还包括：输入子电路、复位子电路、输出子电路、下拉子电路、第一控制子电路、第二控制子电路、第三控制子电路、第一储能子电路；所述输入子电路与信号输入端、第一电压端、所述上拉节点连接；所述输入子电路配置为：在所述信号输入端的电压的控制下，将所述第一电压端的电压输出至所述上拉节点；所述复位子电路与复位信号端、第二电压端、所述上拉节点连接；所述复位子电路配置为：在所述复位信号端的电压的控制下，将所述第二电压端的电压输出至所述上拉节点；所述输出子电路与所述上拉节点、时钟信号端、信号输出端连接；所述输出子电路配置为：在所述上拉节点的电压的控制下，将所述时钟信号端的电压输出至所述信号输出端；所述下拉子电路与所述下拉节点、低电平电压端、所述信号输出端连接；所述下拉子电路配置为：在所述下拉节点的电压的控制下，将所述低电平电压端的电压输出至所述信号输出端；所述第一控制子电路与所述上拉节点、所述下拉节点、所述低电平电压端连接；所述第一控制子电路配置为：在所述上拉节点的电压的控制下，将所述低电平电压端的电压输出至所述下拉节点；所述第二控制子电路与所述上拉节点、所述下拉节点、所述低电平电压端连接；所述第二控制子电路配置为：在所述下拉节点的电压的控制下，将所述低电平电压端的电压输出至所述上拉节点；所述第三控制子电路与所述上拉节点、所述下拉节点、高电平电压端、低电平电压端连接；所述第三控制子电路配置为：在所述上拉节点、所述高电平电压端的电压的控制下，将所述高电平电压端的电压输出至所述下拉节点；所述第一储能子电路与所述上拉节点和所述信号输出端连接；所述第一储能子电路配置为：将所述上拉节点的电位进行存储；所述第一储能子电路还配置为：对所述上拉节点进行放电。

在一些实施例中，所述输入子电路包括第一晶体管；所述第一晶体管的栅极与所述信号输入端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；所述复位子电路包括第二晶体管；所述第二晶体管的栅极与所述复位信号端连接，第一极与所述第二电压端，第二极与所述上拉节点连接；所述输出子电路包括第三晶体管；所述第三晶体管的栅极与所述上拉节点连接，第一极与所述时钟信号端连接，第二极与所述信号输出端连接；所述下拉子电路包括第四晶体管；所述第四晶体管的栅极与所述下拉节点连接，第一极与所述低电平电压端连接，第二极与所述信号输出端连接；所述第一控制子电路包括第六晶体管；所述第六晶体管的栅极与所述上拉节点连接，第一极与所述低电平电压端连接，第二极与所述下拉节点连接；所述第二控制子电路包括第七晶体管；所述第七晶体管的栅极与所述下拉节点连接，第一极与所述低电平电压端连接，第二极与所述上拉节点连接；所述第三控制子电路包括第五晶体管、第八晶体管、第九晶体管；所述第九晶体管的栅极和第一极与所述高电平电压端连接，所述第九晶体管的第二极与所述第五晶体管的栅极连接；所述第五晶体管的第一极与所述高电平电压端连接，第二极与所述下拉节点连接；所述第八晶体管的栅极与所述上拉节点连接，第一极与所述低电平电压端连接，第二极与所述上拉节点连接；所述第一储能子电路包括第一电容；所述第一电容的第一端与所述上拉节点连接，第二端与所述信号输出端连接。

本发明实施例还提供一种栅极驱动电路，包括至少两级级联的如前述的移位寄存器；第一级移位寄存器的信号输入端连接起始信号端；除了所述第一级移位寄存器以外，任一级移位寄存器的信号输入端与该级移位寄存器的上一级移位寄存器的信号输出端相连接；除了最后一级移位寄存器以外，任一级移位寄存器的复位信号端与该级移位寄存器的下一级移位寄存器的信号输出端相连接；最后一级移位寄存器的复位信号端与所述起始信号端连接，或者单独设置。

本发明实施例还提供一种显示面板，包括如前述的栅极驱动电路。

本发明实施例还提供一种显示装置，其特征在于，包括如前述的显示面板。

本发明实施例还提供一种如前述的移位寄存器的驱动方法，所述驱动方法包括：在一图像显示帧内的输出阶段之后的阶段：在下拉节点的高电平的控制下，下拉补偿子电路开启，将高电平电压端的高电平输出至下拉节点，以对下拉节点的电位进行补偿。

在一些实施例中，在所述移位寄存器还包括：输入子电路、复位子电路、输出子电路、下拉子电路、第一控制子电路、第二控制子电路、第三控制子电路、第一储能子电路的情况下：在一图像显示帧内，所述驱动方法包括：

充电阶段：在信号输入端的电压的控制下，所述输入子电路开启，将所述第一电压端的电压输出至上拉节点，并存储至所述第一储能子电路；在所述上拉节点的电压的控制下，所述输出子电路开启，将时钟信号端的电压输出至信号输出端；在所述上拉节点的电压的控制下，所述第一控制子电路开启，将低电平电压端的电压输出所述下拉节点。

输出阶段：所述第一储能子电路向所述上拉节点放电，并在所述上拉节点的电压的控制下，所述输出子电路保持开启，将所述时钟信号端的电压作为扫描信号输出至所述信号输出端；在所述上拉节点的电压的控制下，所述第一控制子电路保持开启，将低电平电压端的电压输出所述下拉节点。

复位阶段：在复位信号端的电压的控制下，所述复位子电路开启，将第二电压端的电压输出至所述上拉节点进行复位；在所述上拉节点、所述高电平电压端的电压的控制下，所述第三控制子电路开启，将所述高电平电压端的电压输出至所述下拉节点；在所述下拉节点的电压的控制下，所述第二控制子电路开启，将所述低电平电压端的电压输出至所述上拉节点；并且，在所述下拉节点的电压的控制下，所述下拉子电路开启，将所述低电平电压端的电压输出至所述信号输出端。在下一显示帧到来之前，在所述下拉节点的电压的控制下，所述下拉子电路保持开启，将所述低电平电压端的电压持续输出至所述信号输出端。

本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示面板、显示装置，该移位寄存器包括上拉节点和下拉节点，还包括：下拉补偿子电路；下拉补偿子电路与下拉节点、高电平电压端连接；下拉补偿子电路配置为：在下拉节点的高电平的控制下，将高电平电压端的高电平输出至下拉节点。

这样一来，该移位寄存器在输出阶段之后，在下拉节点的高电平的控制下，通过下拉补偿子电路将下拉节点的电位维持至高电平电压端的高电平，从而在不增加信号端的情况下，解决了因下拉节点的高电平电位过低，而导致的显示异常的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器的结构示意图；

图2为本发明实施例提供的一种栅极驱动电路的结构示意图；

图3为本发明实施例提供的一种移位寄存器的时序控制示意图；

图4为本发明与相关技术中的移位寄存器在工作中的下拉节点的电位对比示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本发明实施例中使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

对于移位寄存器而言，本领域的技术人员可以理解的是，移位寄存器与多个信号端(例如，高电平电压端、低电平电压端、时钟信号端等等)连接，并且在其内部设置有上拉节点和下拉节点，通过在各信号端的控制下，实现对上拉节点和下拉节点的电位控制(高、低电位之间的切换)，以进行扫描信号的输出；其中，在由多级移位寄存器级联而成的栅极驱动电路逐级输出扫描信号的过程中，上拉节点和下拉节点的电位互为一组反相的电位，也即，在上拉节点为高电位时，下拉节点为低电位，在上拉节点为低电位时，下拉节点为高电位。

示意的，在输出阶段，上拉节点为高电位时，下拉节点为低电位，移位寄存器输出扫描信号；在输出阶段之后(包括复位阶段和降噪节点)，上拉节点的电位调整至低电位，下拉节点的电位调整至高电位，并保持至下一显示帧到来。然而，实际中，受移位寄存器中晶体管的沟道电阻以及管断电流等因素的影响，下拉节点的电位并不能达到移位寄存器中的高电平电压端的高电平电位，而是远远小于高电平电压端的高电平电位，从而容易导致显示异常。

例如，在一些手机产品中，移位寄存器中的高电平电压端的高电平电位为12v，而在输出阶段之后(包括复位阶段和降噪节点)，下拉节点的高电平电位仅能达到4v，从而导致与下拉节点连接的晶体管处于非饱和区，进而容易导致上拉节点、信号输出端拉至高电位，造成异常显示。

为了解决上述技术问题，本发明提供一种移位寄存器，如图1所示，该移位寄存器包括：下拉补偿子电路100。

其中，下拉补偿子电路100与下拉节点pd、高电平电压端gch连接。该下拉补偿子电路100配置为：在下拉节点pd的高电平电压的控制下，将高电平电压端gch的高电平输出至下拉节点pd。

这样一来，该移位寄存器在输出阶段之后，在下拉节点的高电平的控制下，通过下拉补偿子电路将下拉节点的电位维持至高电平电压端的高电平，从而在不增加信号端的情况下，解决了因下拉节点的高电平电位过低，而导致的显示异常的问题，进而提升了显示质量。

另外，本领域的技术人员可以理解的是，对于移位寄存器而言，其还包括与上拉节点pu、下拉节点pd连接的其他子电路，例如，输入子电路、输出子电路、复位子电路、控制子电路等等，本发明对与其他子电路的具体设置不做具体限定，实际中可以根据需要设计相关的子电路。

示意的，以下提供一种具体的移位寄存器的电路结构，如图1所示，该移位寄存器在包括上述下拉补偿子电路100的基础上，还包括：输入子电路101、复位子电路102、输出子电路103、下拉子电路104、第一控制子电路201、第二控制子电路202、第三控制子电路203、第一储能子电路301。

在一些实施例中，输入子电路101与信号输入端input、第一电压端fw、上拉节点pu连接。该输入子电路101配置为：在信号输入端input的电压的控制下，将第一电压端fw的电压输出至上拉节点pu。

示意的，如图1所示，上述输入子电路101可以包括第一晶体管m1。其中，第一晶体管m1的栅极与信号输入端input连接，第一晶体管m1的第一极与第一电压端fw连接，第一晶体管m1的第二极与上拉节点pu连接。

在一些实施例中，复位子电路102与复位信号端reset、第二电压端bw、上拉节点pu连接。该复位子电路102配置为：在复位信号端reset的电压的控制下，将第二电压端bw的电压输出至上拉节点pu。

示意的，如图1所示，复位子电路102包括第二晶体管m2。其中，第二晶体管m2的栅极与复位信号端reset连接，第二晶体管m2的第一极与第二电压端bw，第二晶体管m2的第二极与上拉节点pu连接。

在一些实施例中，输出子电路103与上拉节点pu、时钟信号端clk、信号输出端连接output。输出子电路103配置为：在上拉节点pu的电压的控制下，将时钟信号端clk的电压输出至信号输出端output。

示意的，如图1所示，输出子电路103包括第三晶体管m3。其中，第三晶体管m3的栅极与上拉节点pu连接，第三晶体管m3的第一极与时钟信号端clk连接，第三晶体管m3的第二极与信号输出端output连接。

在一些实施例中，下拉子电路104与下拉节点pd、低电平电压端vgl、信号输出端output连接。该下拉子电路104配置为：在下拉节点pd的电压的控制下，将低电平电压端vgl的电压输出至信号输出端output。

示意的，如图1所示，下拉子电路104包括第四晶体管m4。其中，第四晶体管m4的栅极与下拉节点pd连接，第四晶体管m4的第一极与低电平电压端vgl连接，第四晶体管m4的第二极与信号输出端output连接。

在一些实施例中，第一控制子电路201与上拉节点pu、下拉节点pd、低电平电压端vgl连接。该第一控制子电路201配置为：在上拉节点pu的电压的控制下，将低电平电压端vgl的电压输出至下拉节点pd。

示意的，如图1所示，第一控制子电路201包括第六晶体管m6。其中，第六晶体管m6的栅极与上拉节点pu连接，第六晶体管m6的第一极与低电平电压端vgl连接，第六晶体管m6的第二极与下拉节点pd连接。

在一些实施例中，第二控制子电路202与上拉节点pu、下拉节点pd、低电平电压端vgl连接。该第二控制子电路202配置为：在下拉节点pd的电压的控制下，将低电平电压端vgl的电压输出至上拉节点pu。

示意的，如图1所示，第二控制子电路202包括第七晶体管m7；其中，第七晶体管m7的栅极与下拉节点pu连接，第七晶体管m7的第一极与低电平电压端vgl连接，第七晶体管m7的第二极与上拉节点pu连接。

在一些实施例中，第三控制子电路203与上拉节点pu、下拉节点pd、高电平电压端gch、低电平电压端vgl连接。该第三控制子电路203配置为：在上拉节点pu、高电平电压端gch的电压的控制下，将高电平电压端gch的电压输出至下拉节点pd。

示意的，如图1所示，第三控制子电路203包括第五晶体管m5、第八晶体管m8、第九晶体管m9；第八晶体管m8的宽长比大于第九晶体管m9的宽长比。

其中，第九晶体管m9的栅极和第一极与高电平电压端gch连接，第九晶体管m9的第二极与第五晶体管m5的栅极连接；第五晶体管m5的第一极与高电平电压端gch连接，第五晶体管m5第二极与下拉节点pd连接。第八晶体管m8的栅极与上拉节点pu连接，第一极与低电平电压端vgl连接，第八晶体管m8的第二极与上拉节点pu连接。

在一些实施例中，第一储能子电路301与上拉节点pu和信号输出端output连接。该第一储能子电路301配置为：将上拉节点pu的电位进行存储；第一储能子电路301还配置为：对上拉节点pu进行放电。

示意的，如图1所示，第一储能子电路301包括第一电容c1。其中，第一电容c1的第一端与上拉节点pu连接，第一电容c1的第二端与信号输出端output连接。

此处需要说明的是，第一，对于上述第一电压端fw、第二电压端bw而言，在一些实施例中，第一电压端fw可以与高电平电压端gch为同一电压端，第二电压端bw可以与低电平电压端vgl为同一电压端；在一些实施例中，如图1所示，第一电压端fw与高电平电压端gch独立设置的高电平端，第二电压端bw与低电平电压端vgl为独立设置的低电平端。

可以理解的是，如图1中示出的，在第一电压端fw与高电平电压端gch独立设置的高电平端，第二电压端bw与低电平电压端vgl为独立设置的低电平端的情况下，由上述移位寄存器级联而成的栅极驱动电路，可以实现正向扫描和反向扫描(也即可以实现双向扫描)；示意的，可以设置第一电压端fw为高电平端，第二电压端bw为低电平端，进行正向扫描；或者，设置第一电压端fw为低电平端，第二电压端bw为高电平端，进行反向扫描。

第二，上述晶体管可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。

本发明实施例还提供一种栅极驱动电路，如图2所示，包括至少两级级联的如前述的移位寄存器rs；具有与前述实施例提供的移位寄存器相同的结构和有益效果。由于前述实施例已经对移位寄存器的结构和有益效果进行了详细的描述，此处不再赘述。

对于上述栅极驱动电路而言，在一些实施例中，如图2所示，第一级移位寄存器rs1的信号输入端input连接起始信号端stv。除了第一级移位寄存器rs1以外，任一级移位寄存器的信号输入端input与该级移位寄存器的上一级移位寄存器的信号输出端output相连接；除了最后一级移位寄存器以外，任一级移位寄存器的复位信号端reset与该级移位寄存器的下一级移位寄存器的信号输出端output相连接；最后一级移位寄存器的复位信号端reset与起始信号端stv连接，或者单独设置。

另外，对于栅极驱动电路中各级移位寄存器的时钟信号端ckl的连接而言，在一些实施例中，如图2所示，针对该栅极驱动电路可以设置第一系统时钟信号端ck1、第二系统时钟信号端ck2、第三系统时钟信号端ck3、第四系统时钟信号端ck4；其中，第一系统时钟信号端ck1、第二系统时钟信号端ck2、第三系统时钟信号端ck3、第四系统时钟信号端ck4的时钟信号依次延迟半个脉宽；第一系统时钟信号端ck1和第三系统时钟信号端ck3的时钟信号互为一组反相时钟信号，第二系统时钟信号端ck2和第四系统时钟信号端ck4的时钟信号互为一组反相时钟信号。

其中，如图2所示，位于第4i+1级移位寄存器(例如rs1、rs5……)的时钟信号端ckl与第一系统时钟信号端ck1连接；位于第4i+2级移位寄存器(例如rs2、rs6……)的时钟信号端ckl与第二系统时钟信号端ck2连接；位于第4i+3级移位寄存器(例如rs3、rs7……)的时钟信号端ckl与第三系统时钟信号端ck3连接；位于第4i+4级移位寄存器(例如rs4、rs8……)的时钟信号端ckl与第四系统时钟信号端ck4连接；其中，i＝1,2,3……。

本发明实施例还提供一种显示面板，包括如前述栅极驱动电路。

本发明实施例还提供一种显示装置，包括如前述的显示面板。

由于上述显示面板、显示装置均具有与前述实施例提供的移位寄存器相同的结构和有益效果。由于前述实施例已经对移位寄存器的结构和有益效果进行了详细的描述，此处不再赘述。

需要说明的是，在本发明实施例中，显示面板具体至少可以包括液晶显示面板和有机发光二极管显示面板；所述显示装置可以为：液晶面板、电子纸、oled面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本发明实施例还提供一种如前述的移位寄存器的驱动方法，该驱动方法包括：在一图像显示帧内的输出阶段之后的阶段：

在下拉节点的高电平的控制下，下拉补偿子电路开启，将高电平电压端的高电平输出至下拉节点，以对下拉节点的电位进行补偿。

另外，以下结合图3的时序控制图，对图1中提供的具体的移位寄存器的驱动过程做进一步的具体说明。

示意的，在一图像显示帧内，该移位寄存器的驱动方法包括：

充电阶段s1：

在信号输入端input的电压的控制下，输入子电路101开启，将第一电压端fw的电压输出至上拉节点pu，并存储至第一储能子电路301。在上拉节点pu的电压的控制下，输出子电路103开启，将时钟信号端ckl的电压输出至信号输出端output；并且，在上拉节点pu的电压的控制下，第一控制子电路201开启，将低电平电压端vgl的电压输出下拉节点pd。

具体的，信号输入端input的高电平电压的控制下，第一晶体管m1开启，将第一电压端fw的高电平电压输出至上拉节点pu，并存储至第一电容c1中；同时在上拉节点pu的高电平电压的控制下，第三晶体管m3开启，将时钟信号端ckl的低电平电压输出至信号输出端output；第六晶体管m6开启，将低电平电压端vgl的低电平电压输出下拉节点pd。

输出阶段s2：

第一储能子电路301向上拉节点pu放电，并在上拉节点pu的电压的控制下，输出子电路103保持开启，将时钟信号端ckl的电压作为扫描信号输出至信号输出端output；另外，在上拉节点pu的电压的控制下，第一控制子电路301保持开启，将低电平电压端vgl的电压输出下拉节点pd。

具体的，第一电容c1将在充电阶段s1存储的高电平对上拉节点pu进行放电，在上拉节点pu的高电平电压的控制下，将时钟信号端ckl的高电平电压作为扫描信号输出至信号输出端output；第六晶体管m6保持开启，将低电平电压端vgl的低电平电压输出下拉节点pd。

当然，在该输出阶段s2中，信号输出端output输出扫描信号，并通过第一电容c1的自举作用，会进一步的抬升上拉节点pu的电位。

复位阶段s3；

在复位信号端reset的电压的控制下，复位子电路102开启，将第二电压端bw的电压输出至上拉节点pu进行复位；在上拉节点pu、高电平电压端gch的电压的控制下，第三控制子电路303开启，将高电平电压端gch的电压输出至下拉节点pd；另外，在下拉节点pd的电压的控制下，下拉子电路104开启，将低电平电压端vgl的电压输出至信号输出端output；同时，在下拉节点pd的电压的控制下，第二控制子电路202开启，将低电平电压端vgl的电压输出至上拉节点pu。

具体的，在复位信号端reset的高电平电压的控制下，第二晶体管m2开启，将第二电压端bw的低电平电压输出至上拉节点pu进行复位；在上拉节点pu的低电平电压、高电平电压端gch的高电平电压的控制下，第八晶体管m8关闭，第五晶体管m5和第九晶体管m9开启，将高电平电压端gch的电压输出至下拉节点pd；在下拉节点pd的电压的控制下，第四晶体管开启，将低电平电压端vgl的低电平电压输出至信号输出端output进行复位，第七晶体管m7开启，将低电平电压端vgl的低电平电压输出至上拉节点pu进行复位。

在下一显示帧到来之前(也即降噪阶段s4)，在下拉节点pd的维持高电平电压，下拉子电路104(也即第四晶体管m4)保持开启，将低电平电压端vgl的低电平电压持续输出至信号输出端output。

当然，可以理解的是，在复位阶段s3以及降噪阶段s4，下拉节点pd的维持高电平电压，从而使得，第十晶体管m10保持开启，以将高电平电压端gch的高电平电压输出至下拉节点pu，保证下拉节点维持在高电平电压端gch的高电平电位。

另外需要说明的是，上述实施例中晶体管的通、断过程均是以所有晶体管为n型晶体管，第一电压端fw、高电平电压端gch为高电平端，第二电压端bw、低电平电压端vgl为低电平端为例进行的说明；当所有晶体管均为p型时，需要对图3中各个控制信号进行翻转，且将第一电压端fw、第二电压端bw、高电平电压端gch、低电平电压端vgl进行翻转。

另外，申请人针对图1中设置第十晶体管m10和未设置第十晶体管m10两种移位寄存器电路结构(其他子电路结构一致)进行实际的模拟，如图4所示，设置第十晶体管m10的移位寄存器的下拉节点pd的电位通过高电平电压端gch进行补偿，明显要高于未设置第十晶体管m10的移位寄存器的下拉节点pd的电位；也就是说，采用本发明中的设置下拉补偿子电路100的移位寄存器能够抵消第五晶体管m5的沟道电阻，以及第二晶体管m2、第四晶体管m4、第六晶体管m6的关断电流，从而提升下拉节点pd的电位，进而避免了因下拉节点的高电平电位过低，而导致的显示异常的问题。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。