阵列基板、显示面板及显示装置的制作方法

本申请涉及显示技术领域，具体涉及一种阵列基板、显示面板及显示装置。

背景技术：

随着电子设备的快速发展，用户对屏占比的要求越来越高，传统的电子设备如手机、平板电脑等，由于需要集成诸如前置摄像头、听筒以及红外感应元件等。现有技术中，可通过在显示屏上开槽(notch)或开孔，外界光线可通过屏幕上的开槽或开孔进入位于屏幕下方的感光组件。由于开槽或开孔周围的信号线需要一一对应连接起来，需要在开槽或开孔周围设置较大的布线空间，影响显示屏的屏占比。

技术实现要素：

本申请实施例提供了一种阵列基板、显示面板及显示装置，能够提高显示区的屏占比，且能够改善显示效果。

第一方面，本申请实施例提供一种阵列基板，具有孔区和显示区，显示区包括绕线显示区和主显示区，绕线显示区位于孔区和主显示区之间，且绕线显示区围绕孔区；阵列基板包括：第一像素电路，多个第一像素电路阵列分布于绕线显示区；第二像素电路，多个第二像素电路阵列分布于主显示区；多条第一信号线，各第一信号线与第一像素电路及第二像素电路电连接且沿第一方向延伸，多条第一信号线包括多条第一类信号线和多条第二类信号线，各第二类信号线包括被孔区分隔的第一段和第二段；多条第一连接信号线，多条第一连接信号线中的至少部分位于绕线显示区，第一连接信号线包括相互连接的第一连接段、第二连接段和第三连接段，第一连接段与第一段电连接，第三连接段与第二段电连接，第二连接段连接在第一连接段与第三连接段之间，第一连接段和第三连接段均沿第二方向延伸，第二连接段沿第一方向延伸；其中，第一像素电路在阵列基板所在平面上的正投影面积小于第二像素电路在阵列基板所在平面上的正投影面积，且第一连接信号线在阵列基板所在平面上的正投影与第一像素电路在阵列基板所在平面上的正投影无交叠。

在第一方面一种可能的实施方式中，第一像素电路的电路结构与第二像素电路的电路结构相同，且第一像素电路及第二像素电路均包括晶体管，第一像素电路中至少一个晶体管的尺寸小于第二像素电路中相同连接位置的晶体管的尺寸。

在第一方面一种可能的实施方式中，绕线显示区内的第一信号线的线宽小于主显示区内的第一信号线的线宽，绕线显示区内的相邻第一信号线的线间距小于主显示区内的相邻第一信号线的线间距。

在第一方面一种可能的实施方式中，孔区在第二方向上具有中心线，第二类信号线与中心线在第二方向上的垂直距离的越小，第二类信号线电连接的第二连接段与中心线在第二方向上的垂直距离的越小，且第二类信号线与中心线在第二方向上的垂直距离的越小，第二类信号线电连接的第一连接段及第三连接段与中心线在第二方向上的垂直距离的越大。

在第一方面一种可能的实施方式中，孔区同一侧的相邻第二连接段之间间隔的沿第二方向排布的第一像素电路的数量相等，且相邻第一连接段之间间隔的沿第一方向排布的第一像素电路的数量与相邻第三连接段之间间隔的沿第一方向排布的第一像素电路的数量相等；

孔区同一侧的相邻第二连接段之间间隔的沿第二方向排布的第一像素电路的数量，等于相邻第一连接段之间间隔的沿第一方向排布的第一像素电路的数量的两倍；

优选的，相邻第二连接段之间间隔的沿第二方向排布的多个第一像素电路紧邻设置。

在第一方面一种可能的实施方式中，第二连接段与第一信号线设置为同层且同材质，且第一连接段及第三连接段与第一信号线位于不同膜层；

或者，第一连接段、第二连接段及第三连接段均与第一信号线位于不同膜层，且第一连接段、第二连接段及第三连接段位于同一膜层。

在第一方面一种可能的实施方式中，第一方向为列方向，第二方向为行方向，第一信号线为数据信号线，或者，第一方向为行方向，第二方向为列方向，第一信号线为扫描信号线或发光控制信号线或参考电压信号线。

在第一方面一种可能的实施方式中，第一方向为列方向，第二方向为行方向，第一信号线为数据信号线，阵列基板还包括：

多条第二信号线，第二信号线为扫描信号线或发光控制信号线或参考电压信号线，各第二信号线与第一像素电路及第二像素电路电连接且沿第二方向延伸，多条第二信号线包括多条第三类信号线和多条第四类信号线，各第四类信号线包括被孔区分隔的第三段和第四段；

多条第二连接信号线，多条第二连接信号线中的至少部分位于绕线显示区，第二连接信号线包括相互连接的第四连接段、第五连接段和第六连接段，第四连接段与第三段电连接，第六连接段与第四段电连接，第五连接段连接在第四连接段与第六连接段之间，第四连接段和第六连接段均沿第一方向延伸，第五连接段沿第二方向延伸；

其中，第二连接信号线在阵列基板所在平面上的正投影与第一像素电路在阵列基板所在平面上的正投影无交叠。

第二方面，本申请实施例提供一种显示面板，包括如第一方面任一实施例所述的阵列基板。

第三方面，本申请实施例提供一种显示装置，包括如第二方面所述的显示面板。

根据本申请实施例提供的阵列基板、显示面板及显示装置，一方面，由于将至少部分第一连接信号线也设置于绕线显示区，可以减少在孔区的边框设置的第一连接信号线的条数，甚至可以不在孔区的边框设置第一连接信号线，因此可以减小孔区的边框面积，提高阵列基板的屏占比。另一方面，通过压缩第一像素电路的面积，使第一连接信号线在阵列基板所在平面上的正投影与第一像素电路在阵列基板所在平面上的正投影无交叠，减小了第一连接信号线与第一像素电路之间形成寄生电容的可能性，能够减弱第一连接信号线20与第一像素电路pu1之间的耦合效应，改善显示效果。

附图说明

通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。

图1示出本申请实施例提供的阵列基板的一种俯视示意图；

图2示出图1中q1区域的一种放大示意图；

图3示出本申请实施例提供的第一像素电路和第一像素电路的一种结构示意图；

图4示出图2中aa向的一种剖面示意图；

图5示出图2中a-a向的另一种剖面示意图；

图6示出本申请实施例提供的阵列基板的另一种俯视示意图；

图7示出图6中q2区域的一种放大示意图；

图8示出图1中q1区域的另一种放大示意图；

图9示出图8中b-b向的一种剖面示意图；

图10示出本申请实施例提供的显示面板的一种结构示意图。

具体实施方式

下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本申请，并不被配置为限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

图1示出本申请实施例提供的一种阵列基板的俯视示意图。图2示出图1中q区域的一种放大示意图。如图1及图2所示，本申请实施例提供一种阵列基板100，具有孔区hole及围绕孔区hole的显示区aa。显示区aa包括绕线显示区a1和主显示区a2，绕线显示区a1位于孔区hole和主显示区a2之间，且绕线显示区a1围绕孔区hole。

示例性的，孔区hole也可以称为开孔区、开槽区、盲孔区、通孔区等，本申请对此不作限定。孔区hole可以用于放置感光组件。感光组件可以是图像采集装置，用于采集外部图像信息。例如感光组件为摄像头等。感光组件可以不限于是图像采集装置，例如在一些实施例中，感光组件也可以是红外传感器、接近传感器、红外镜头、泛光感应元件、环境光传感器以及点阵投影器等光传感器。

孔区hole可以为矩形区域、圆形区域、椭圆形区域或者方形区域等，可以根据实际需求设置孔hole的形状，本申请对此不作限定。

绕线显示区a1用于放置绕线，如数据信号线、扫描信号线、发光控制信号线等的绕线。

可以理解的是，孔区hole为非显示区。绕线显示区a1为显示区。

如图1和图2所示，阵列基板100包括第一像素电路pu1、第二像素电路pu2、第一信号线10及第一连接信号线20。

多个第一像素电路pu1阵列分布于绕线显示区a1。多个第二像素电路pu2阵列分布于主显示区a2。示例性的，第一像素电路pu1及第二像素电路pu2用于驱动发光元件发光。

第一像素电路pu1在阵列基板100所在平面上的正投影面积小于第二像素电路pu2在阵列基板100所在平面上的正投影面积。也就是说，相对于第二像素电路pu2，压缩了第一像素电路pu1的面积。为了提高显示面板的像素密度，阵列基板100上像素电路的密度也比较高，通常整个阵列基板上的各像素电路都是紧邻设置的，即相邻像素电路之间没有足够的空间放置信号走线。示例性的，各第二像素电路pu2均紧邻设置，相邻第二像素电路pu2之间没有足够的空间放置信号走线。而本申请实施例中，由于第一像素电路pu1在阵列基板100所在平面上的正投影面积小于第二像素电路pu2在阵列基板100所在平面上的正投影面积，因此至少部分第一像素电路pu1之间不是紧邻设置的，也就是说至少部分第一像素电路pu1之间的空隙增大，该增大的空隙可以用来设置信号走线。

各第一信号线10与第一像素电路pu1及第二像素电路pu2均电连接且沿第一方向x延伸。可以理解的是，多条第一信号线10均位于显示区aa。多条第一信号线10包括多条第一类信号线11和多条第二类信号线12。各第一类信号线11均沿第一方向x延伸。各第二类信号线12包括被孔区hole分隔的且沿第一方向x延伸的第一段121和第二段122。

示例性的，第一信号线10在阵列基板所在平面上的正投影可以与第一像素电路及第二像素电路在阵列基板所在平面上的正投影交叠。

可以理解的是，各第一类信号线11为连续性走线，各第一类信号线11未被孔区hole分隔开。

为了能够为同一条第二类信号线12所电连接的像素驱动电路提供信号，可以利用第一连接信号线20将分隔开的第一段121和第二段122连接起来。

多条第一连接信号线20中的至少部分位于绕线显示区a1。各第一连接信号线20包括相互连接的第一连接段21、第二连接段22和第三连接段23，第二连接段22连接在第一连接段21与第三连接段23之间，第一连接段21与第一段121电连接(图中以黑色圆点示意第一连接段21与第一段121连接)，第三连接段23与第二段122电连接(图中以黑色圆点示意第三连接段23与第二段122连接)，第一连接段21和第三连接段23均沿第二方向y延伸。第二连接段22沿第一方向x延伸。为了清楚的区分出第一信号线10与第二连接段22，图中以虚线示意第二连接段22。

第一连接信号线20在阵列基板100所在平面上的正投影与第一像素电路pu1在阵列基板100所在平面上的正投影无交叠。本申请实施例中，通过将第一像素电路pu1在阵列基板100所在平面上的正投影面积设置为小于第二像素电路pu2在阵列基板100所在平面上的正投影面积，使得至少部分第一像素电路pu1之间不是紧邻设置的，也就是说使得至少部分第一像素电路pu1之间的空隙增大，从而在增大的空隙内设置第一连接信号线20。

本申请实施例中，一方面，由于将至少部分第一连接信号线20也设置于绕线显示区aa，可以减少在孔区hole的边框设置的第一连接信号线20的条数，甚至可以不在孔区hole的边框设置第一连接信号线20，因此可以减小孔区hole的边框面积，提高阵列基板的屏占比。另一方面，通过压缩第一像素电路pu1的面积，使第一连接信号线20在阵列基板100所在平面上的正投影与第一像素电路pu1在阵列基板100所在平面上的正投影无交叠，减小了第一连接信号线20与第一像素电路pu1之间形成寄生电容的可能性，能够减弱第一连接信号线20与第一像素电路pu1之间的耦合效应，改善显示效果。

示例性的，第一方向x和第二方向y相交。第一方向x和第二方向y可以垂直。例如，第一方向x可以是列方向，第二方向y是行方向，第一信号线10可以是数据信号线。又例如，第一方向x可以是行方向，第二方向y是列方向，第一信号线10可以是扫描信号线或发光控制信号线或参考电压信号线。本申请对此不作限定。

在一些可选的实施例中，第一像素电路pu1的电路结构与第二像素电路pu2的电路结构相同，且第一像素电路pu1及第二像素电路pu2均包括晶体管，第一像素电路pu1中至少一个晶体管的尺寸小于第二像素电路pu2中相同连接位置的晶体管的尺寸。

示例性的，第一像素电路pu1及第二像素电路pu2的电路结构均是如图3所示的7t1c的电路机构。当然，第一像素电路pu1及第二像素电路pu2的电路结构也可以都是2t1c、4t1c、6t1c、6t2c、7t2c等，本申请对此不作限定。其中，“t”表示晶体管，“c”表示电容，“7t1c”表示具有7个晶体管和1个电容，其他以此类推。

如图3所示，第一像素电路pu1及第二像素电路pu2均包括第一发光控制晶体管m1、数据写入晶体管m2、驱动晶体管m3、补偿晶体管m4、第一初始化晶体管m5、第二发光控制晶体管m6、第二初始化晶体管m7及存储电容cst。各元件的连接关系如图3所示，在此不再赘述。图3中，pvdd及pvee表示电源信号线，示例性的，pvdd信号线上的电压大于pvee信号线上的电压。vdata表示数据信号线，scan1、scan2及scan3表示扫描信号线，em表示发光控制信号线，d表示发光元件。

为了使第一像素电路pu1在阵列基板100所在平面上的正投影面积小于第二像素电路pu2在阵列基板100所在平面上的正投影面积，示例性的，可以将第一像素电路pu1中任意一个晶体管的尺寸设置为小于第二像素电路pu2中相同连接位置的晶体管的尺寸，第一像素电路pu1和第二像素电路pu2中其余晶体管的尺寸可以相等。例如，可以将第一像素电路pu1中第一发光控制晶体管m1的尺寸设置为小于第二像素电路pu2中第一发光控制晶体管m1的尺寸。当然，也可以将第一像素电路pu1中多个晶体管的尺寸设置为小于第二像素电路pu2中相同连接位置的晶体管的尺寸，或者将第一像素电路pu1中所有晶体管的尺寸以及存储电容的尺寸设置为小于第二像素电路pu2中相同连接位置的晶体管及相同连接位置的存储电容的尺寸。本申请对第一像素电路pu1中具体晶体管的选择上不作限定，只要能够使第一像素电路pu1的面积小于第二像素电路pu2的面积即可。

根据本申请实施例，通过将第一像素电路pu1中的晶体管设置为小尺寸晶体管，能够简单方便的实现具有小面积的第一像素电路pu1，使得相邻第一像素电路pu1之间有足够的空间设置信号走线。

在另一些可选的实施例中，为了使第一像素电路pu1在阵列基板100所在平面上的正投影面积小于第二像素电路pu2在阵列基板100所在平面上的正投影面积，也可以将绕线显示区a1内的第一信号线10的线宽小于主显示区a2内的第一信号线10的线宽，绕线显示区a1内的相邻第一信号线10的线间距小于主显示区内a1的相邻第一信号线10的线间距。

在制备第一像素电路pu1和第二像素电路pu2的过程中，第一信号线10可以复用为第一像素电路pu1和第二像素电路pu2中晶体管的栅极或者源极/漏极。仍以第一像素电路pu1和第二像素电路pu2的电路结构为图3所示的7t1c为例，数据写入晶体管m2的第一极与数据信号线vdata电连接，以第一信号线10为数据信号线为例，第一信号线10与数据写入晶体管m2的半导体层连接的部分复用为数据写入晶体管m2的第一极，数据写入晶体管m2的第一极为源极/漏极。又例如，第一信号线10为扫描信号线scan1，第一信号线10与第一初始化晶体管m5的半导体层交叠的部分复用为第一初始化晶体管m5的栅极。又例如，第一信号线10为发光控制信号线em，第一信号线10与第一发光控制晶体管m1及第二发光控制晶体管m6的半导体层交叠的部分复用为第一发光控制晶体管m1及第二发光控制晶体管m6的栅极。因此，减小绕线显示区a1内的第一信号线10的线宽及线距，相当于减小了第一像素电路pu1中晶体管的尺寸。

本申请实施例中，通过压缩绕线显示区a1内的第一信号线10的线宽及线距，可以简单方便的实现减小第一像素电路pu1中晶体管的尺寸，使得相邻第一像素电路pu1之间有足够的空间设置信号走线。

在一些可选的实施例中，如图2所示，孔区hole在第二方向y上具有中心线l，第二类信号线12与中心线l在第二方向y上的垂直距离的越小，第二类信号线12电连接的第二连接段22与中心线l在第二方向上的垂直距离的越小，且第二类信号线12与中心线l在第二方向y上的垂直距离的越小，第二类信号线12电连接的第一连接段21及第三连接段23与中心线l在第二方向y上的垂直距离的越大。

以孔区hole正对的多条第二类信号线12中的最内侧的第二类信号线12和最外侧的第二类信号线12为例，其中，孔区hole正对的多条第二类信号线12中的最内侧的第二类信号线12与中心线l在第二方向y上的垂直距离最小，孔区hole正对的多条第二类信号线12中的最外侧的第二类信号线12与中心线l在第二方向y上的垂直距离最大。

最内侧的第二类信号线12对应的第二连接段22设置在最内侧，且最内侧的第二类信号线12对应的第一连接段21及第三连接段23在最外侧。最外侧的第二类信号线12对应的第二连接段22设置在最外侧，且最外侧的第二类信号线12对应的第一连接段21及第三连接段23设置在最内侧

可以理解的是，同一条第一连接信号线20的第一连接段21和第三连接段23的长度相等。

上述设置方式可以使最内侧的第二类信号线12对应的第二连接段22的长度大于最外侧的第二类信号线12对应的第二连接段22的长度，且最内侧的第二类信号线12对应的第一连接段21及第三连接段23的长度小于最外侧的第二类信号线12对应的第一连接段21及第三连接段23的长度，从而使最内侧的第二类信号线12及最外侧的第二类信号线12对应的第一连接信号线20的总长度趋于一致，使各第一连接信号线20的电阻趋于一致，也就是使各第一连接信号线20的压降趋于一致，有利于显示均一性。

在一些可选的实施例中，第一连接信号线20可以均匀的分布在绕线显示区a1内。例如，在第二方向y上，第二连接段22之间的线间距相同。在第一方向x上，第一连接段21之间的线间距相同，且第三连接段23之间的线间距相同。

在一些可选的实施例中，多个第二连接段22可以均匀分布在孔区hole在第二方向y上的两侧。

示例性的，如图2所示，孔区hole同一侧的相邻第二连接段22之间间隔的沿第二方向y排布的第一像素电路pu1的数量相等，从而使第二连接段22之间在第二方向y上的线间距相同。相邻第一连接段21之间间隔的沿第一方向x排布的第一像素电路pu1的数量相等，从而使第一连接段21之间在第一方向x上的线间距相同。相邻第三连接段23之间间隔的沿第一方向x排布的第一像素电路pu1的数量相等，从而使第三连接段23之间在第一方向x上的线间距相同。并且相邻第一连接段21之间间隔的沿第一方向x排布的第一像素电路pu1的数量与相邻第三连接段23之间间隔的沿第一方向x排布的第一像素电路pu1的数量相等，使第一连接段21之间在第一方向x上的线间距与第三连接段23之间在第一方向x上的线间距相同。

进一步的，孔区hole同一侧的相邻第二连接段22之间间隔的沿第二方向y排布的第一像素电路pu1的数量，等于相邻第一连接段21之间间隔的沿第一方向x排布的第一像素电路pu1的数量的两倍。由于相邻第一连接段21之间间隔的沿第一方向x排布的第一像素电路pu1的数量与相邻第三连接段23之间间隔的沿第一方向x排布的第一像素电路pu1的数量相等，因此，孔区hole同一侧的相邻第二连接段22之间间隔的沿第二方向y排布的第一像素电路pu1的数量，也等于相邻第三连接段23之间间隔的沿第一方向x排布的第一像素电路pu1的数量的两倍。

例如，如图2所示，孔区hole同一侧的相邻第二连接段22之间间隔的沿第二方向y排布的第一像素电路pu1的数量为两个，相邻第一连接段21之间间隔的沿第一方向x排布的第一像素电路pu1的数量为一个，相邻第三连接段23之间间隔的沿第一方向x排布的第一像素电路pu1的数量为一个。以孔区hole中心线l同一侧相邻两条第二类信号线12对应的两条第一连接信号线20为例，距离中心线l较近的第二连接段22的长度比距离中心线l较远的第二连接段22的长度大致多两个第一像素电路pu1的长度，距离中心线l较远的第一连接段21的长度比距离中心线l较近的第一连接段21的长度大致少一个第一像素电路pu1的长度，距离中心线l较远的第三连接段23的长度比距离中心线l较近的第三连接段23的长度大致少一个第一像素电路pu1的长度，因此，进一步保证孔区hole中心线l同一侧相邻两条第二类信号线12对应的两条第一连接信号线20的总长度相等。

孔区hole同一侧的相邻第二连接段22之间间隔的沿第二方向y排布的第一像素电路pu1的数量为两个仅是一种示例，孔区hole同一侧的相邻第二连接段22之间间隔的沿第二方向y排布的第一像素电路pu1的数量可以为四个、六个、八个等，本申请对此不作限定。可以理解的是，孔区hole同一侧的相邻第二连接段22之间间隔的沿第二方向y排布的第一像素电路pu1的数量为偶数。

在一些可选的实施例中，相邻第二连接段22之间间隔的沿第二方向y排布的多个第一像素电路pu1可以紧邻设置。如此，在第一像素电路pu1的尺寸一定的情况下，可以增大相邻第一像素电路pu1之间的空隙；在第一连接信号线20的线宽一定的情况下，可以在不必将第一像素电路pu1的尺寸设置的过小的情况下，也能保证相邻第一像素电路pu1之间的空隙能够放置下第一连接信号线20。

在一些可选的实施例中，第二连接段22可以与第一信号线10设置为同层且同材质，且第一连接段21及第三连接段23与第一信号线10位于不同膜层。如此可以在同一工艺步骤中同时形成第二连接段22与第一信号线10，而第一连接段21及第三连接段23与第一信号线10的延伸方向是相交的，将第一连接段21及第三连接段23设置为与第一信号线10位于不同膜层，可以避免第一连接信号线20与第一信号线10发生信号干扰。

作为一个示例，以第一信号线10为数据信号线为例。如图4所示，阵列基板100可以包括衬底01及设置于衬底01一侧且层叠设置的第一导电层02、第二导电层03、第三导电层04及第四导电层05。相邻的导电层之间均设置有绝缘层。示例性的，第一像素电路pu1包括晶体管t及存储电容cst。晶体管t包括半导体b、栅极g、源极s及漏极d。存储电容cst包括第一极板c1和第二极板c2。作为一个示例，栅极g及第一极板c1可以位于第一导电层02，第二极板c2可以位于第二导电层03，源极s、漏极d、第一信号线10及第二连接段22可以位于第三导电层04，第一连接段21及第三连接段23可以均位于第四导电层05。第一连接段21及第三连接段23可以通过过孔与第二连接段22连接。

在另一些可选的实施例中，第一连接段21、第二连接段22及第三连接段23均与第一信号线10位于不同膜层，且第一连接段21、第二连接段22及第三连接段23位于同一膜层。如此可以在同一工艺步骤中同时形成第一连接段21、第二连接段22及第三连接段23，并避免第一连接信号线20与第一信号线10发生信号干扰。

作为一个示例，仍以第一信号线10为数据信号线为例。如图5所示，第一信号线10可以位于第三导电层04，第一连接段21、第二连接段22及第三连接段23可以均位于第四导电层05。第一连接段21及第三连接段23可以通过过孔与第一信号线10连接。

在一些可选的实施例中，如图1和图2所示，第一方向x可以为列方向，第二方向y可以为行方向，第一信号线10可以为数据信号线。

在另一些可选的实施例中，如图6和图7所示，第一方向x可以为行方向，第二方向y可以为列方向，第一信号线10可以为扫描信号线或发光控制信号线或参考电压信号线。

在一些可选的实施例中，如图1和图8所示，第一方向x为列方向，第二方向y为行方向，第一信号线10为数据信号线，阵列基板100还包括多条第二信号线30及多条第二连接信号线40。

第二信号线30为扫描信号线或发光控制信号线或参考电压信号线。各第二信号线30与第一像素电路pu1及第二像素电路pu2电连接且沿第二方向y延伸。可以理解的是，多条第二信号线30均位于显示区aa。多条第二信号线30包括多条第三类信号线31和多条第四类信号线32，各第四类信号线32包括被孔区hole分隔的第三段321和第四段322。

示例性的，第二信号线30在阵列基板所在平面上的正投影可以与第一像素电路及第二像素电路在阵列基板所在平面上的正投影交叠。

可以理解的是，各第三类信号线31为连续性走线，各第三类信号线31未被孔区hole分隔开。

为了能够为同一条第四类信号线32所电连接的像素驱动电路提供信号，可以利用第二连接信号线40将分隔开的第三段321和第四段322连接起来。

多条第二连接信号线40中的至少部分位于绕线显示区a1。各第二连接信号线40包括相互连接的第四连接段44、第五连接段45和第六连接段46，第四连接段44与第三段321电连接(图中以黑色圆点示意第四连接段44与第三段321连接)，第六连接段46与第四段322电连接(图中以黑色圆点示意第六连接段46与第四段32连接)，第五连接段45连接在第四连接段44与第六连接段46之间，第四连接段44和第六连接段46均沿第一方向x延伸，第五连接段45沿第二方向y延伸。为了清楚的区分出第二信号线20与第五连接段45，图中以虚线示意第五连接段45。

第二连接信号线40在阵列基板所在平面上的正投影与第一像素电路pu1在阵列基板所在平面上的正投影无交叠。本申请实施例中，通过将第一像素电路pu1在阵列基板100所在平面上的正投影面积设置为小于第二像素电路pu2在阵列基板100所在平面上的正投影面积，使得至少部分第一像素电路pu1之间不是紧邻设置的，也就是说使得至少部分第一像素电路pu1之间的空隙增大，从而在增大的空隙内设置第一连接信号线20及第二连接信号线40。

本申请实施例中，通过压缩第一像素电路pu1的面积，使第一连接信号线20及第二连接信号线40在阵列基板100所在平面上的正投影均与第一像素电路pu1在阵列基板100所在平面上的正投影无交叠，减小了第一连接信号线20及第二连接信号线40与第一像素电路pu1之间形成寄生电容的可能性，能够减弱第一连接信号线20及第二连接信号线40与第一像素电路pu1之间的耦合效应，改善显示效果。

可以按照上述实施例中第一连接信号线20的设置方式设置第二连接信号线40，在此不再赘述。

作为一个示例，如图9所示，阵列基板100还可以包括第五导电层06。相邻的导电层之间均设置有绝缘层。第一信号线10及第二连接段22可以位于第三导电层04，第一连接段21及第三连接段23(图9中未示出)可以均位于第四导电层05，第二信号线30可以位于第一导电层02，第四连接段44、第五连接段45(图9中未示出)及第六连接段46可以均位于第五导电层06。

本申请实施例提供还一种显示面板，包括如上述任一实施例所述的阵列基板。图10示出本申请一种实施例提供的显示面板的结构示意图。如图10所示，该显示面板200包括上述任一实施例所述的阵列基板100及位于阵列基板100上的发光层201。示例性的，发光层201可以是有机发光层，即该显示面板200可以是有机发光二极管(organiclightemittingdiode，oled)显示面板。

该显示面板解决问题的原理与前述阵列基板相似，因此该显示面板的实施可以参见前述阵列基板的实施，重复之处在此不再赘述。

本申请实施例还提供一种显示装置，包括如上述实施例所述的显示面板200。该显示装置可以是例如手机、平板计算机、笔记本电脑、电纸书或电视机等任何具有显示功能的电子设备。

依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。