扫描驱动器及使用该扫描驱动器的有机发光显示器的制造方法
【专利说明】
[0001]
技术领域
本发明涉及有机发光管显示器，特别是涉及一种能够减少扫描驱动器功耗的扫描驱动器及使用该扫描驱动器的有机发光显示器。
[0002]
【背景技术】
有机发光显示器中所使用的发光器件为有机发光二极管(Organic Light-EmittingD1de,简称0LED)。相比现在的主流平板显示技术薄膜晶体管(Thin Film Transistor,简称TFT)液晶显示器，OLED具有高对比度，广视角，低功耗，体积更薄等优点，有望成为继LCD之后的下一代平板显示技术，是目前平板显示技术中受到关注最多的技术之一。现有扫描驱动电路由多个晶体管、起始信号线IN，时序时钟线CLK1、CLK2，电源高电平VGH和电源低电平VGL组成。当时序时钟线CLK1、CLK2发生跳变时，由于晶体管存在寄生电容，会造成该电路产生微弱的反向电流。因此当整个屏体N行共同工作时，会产生几毫安甚至更高的反向电流，使得屏体显示不均，且功耗过高。
[0003]
【发明内容】
针对传统技术中存在的扫描驱动器功耗过高的问题，提供一种减少OLED显不器扫描驱动器的反向电流的装置。
[0004]—种扫描驱动器包括:多个接收具有相反相位的第一时序时钟线的信号和第二时序时钟线的信号的级联结构，级联结构依次产生输出信号，其中每个级联结构包括:与起始信号线或前一级联结构的扫描输出线相连的第一晶体管，第一晶体管包括与第一时序时钟线相连的栅极；与第二时序时钟线及扫描输出线相连的第二晶体管，第二晶体管包括与第一晶体管的输出端相连的栅极；与电源高电平VGH相连的第三晶体管，第三晶体管包括与第二晶体管的输出端相连的栅极；与电源低电平VGL及第三晶体管的输出端相连的第四晶体管，第四晶体管包括第一时序时钟线相连的栅极；与电源高电平VGH及扫描输出线相连的第五晶体管，第五晶体管包括与第四晶体管的输出端及第三晶体管的输出端相连的栅极；连接于第一晶体管输出端和扫描输出线之间的第一电容器。
[0005]优选地，每个级联结构还包括:连接于第一晶体管输出端和固定电位之间的第二电容器。
[0006]优选地，固定电位为电源低电平VGL。
[0007]优选地，固定电位为电源高电平VGH。
[0008]优选地，奇数级联结构的第一时钟端与第一时序时钟线相连，第二时钟端与第二时序时钟线相连，偶数级联结构的第一时钟端与第二时序时钟线相连，第二时钟端与第一时序时钟线相连。
[0009]优选地，晶体管为双向PMOS管或双向P型薄膜场效应晶体管。
[0010]一种有机发光显示器，包括:与数据线和扫描输出线连接的像素阵列；向数据线提供数据信号的数据驱动器；向扫描输出线提供扫描信号的扫描驱动器；向扫描驱动器提供时序信号及电源高电平VGH和电源低电平VGL的时序驱动器。
[0011]本发明具有以下有益效果:通过在Ml的输出端及扫描输出线之间增加第一电容器Cl，使得第一电容器Cl在第二时序时钟线发生跳变时，阻止M2微导通，从而减少了扫描驱动器的反向电流，减小功耗，改善了屏体的显示品质。
[0012]
【附图说明】
图1为本发明有机发光显示器实施例的电路图；
图2为有机发光显示器中像素显示单元的电路图；
图3为本发明扫描驱动器的电路图；
图4为图3中级联结构I第一实施例的电路图；
图5为图4级联结构I在一帧内的电路时序图；
图6为图3中级联结构I第二实施例的电路图；
图7为图3中级联结构I第三实施例的电路图。
[0013]
【具体实施方式】
图1为本发明有机发光显示器实施例的电路图，如图1所示，该有机发光显示器包括向数据线提供数据信号的数据驱动器110、依次向扫描输出线提供扫描信号的扫描驱动器111、向扫描驱动器111提供时序信号和电源高电平VGH、电源低电平VGL的时序控制器112以及多个像素的显示单元113。扫描驱动电路的作用是依次产生提供给显示面板扫描信号以驱动显示面板中的像素。
[0014]图2为有机发光显示器中像素显示单元的电路图，如图2所示，该像素电路中包括晶体管Tl、晶体管T2、电容CO。其中Tl的栅极与扫描驱动器的扫描输出线相连，Tl的源极与数据驱动器的数据线相连。电容CO—端与固定电源相连，另一端与Tl的漏极相连。T2的栅极与Tl的漏极相连，其源极与固定电源相连，漏极与OLED相连。
[0015]该电路的工作原理为:扫描驱动器通过扫描输出线向Tl提供扫描信号，数据驱动器向Tl提供数据信号，当Tl导通时，数据电压传输到T2栅极，TFT T2产生相应的电流流向OLED，从而使得OLED发光。
[0016]扫描驱动器111采用以下实施例中的扫描驱动器。
[0017]图3为本发明扫描驱动器的电路图，如图3所示，扫描驱动器中包括多个级联结构，每个级联结构均与具有相反相位的时序时钟线CLKl和CLK2连接，每个级联结构依次产生输出信号至扫描输出线SI至SN。
[0018]优选地，奇数级联结构的第一时钟端与第一时序时钟线相连，第二时钟端与第二时序时钟线相连，偶数级联结构的第一时钟端与第二时序时钟线相连，第二时钟端与第一时序时钟线相连。
[0019]或奇数级联结构的第一时钟端与第二时序时钟线相连，第二时钟端与第一时序时钟线相连，偶数级联结构的第一时钟端与第一时序时钟线相连，第二时钟端与第二时序时钟线相连。
[0020]图4为图3中级联结构I第一实施例的电路图，如图4所示，级联结构I中包括第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第一电容器Cl、起始信号线IN、第一时序时钟线CLK1、第二时序时钟线CLK2、电源高电平VGH以及电源低电平VGL。
[0021]其中，第一晶体管Ml的栅极与第一时序时钟线CLKl相连，Ml的源极与起始信号线IN相连，漏极与第二晶体管M2的栅极连接。第二晶体管M2的源极与第二时序时钟线CLK2相连，漏极与扫描输出线相连。第三晶体管M3的栅极与第二晶体管的漏极相连，源极与电源高电平VGH相连，漏极与第四晶体管M4的源极相连。第四晶体管M4的栅极与第一时序时钟线CLKl相连，源极与M3的漏极相连，M4的漏极与电源低电平VGL相连。第五晶体管M5的栅极与M4的源极相连，M5的源极与电源高电平VGH相连，M5的漏极与扫描输出线相连。第一电容器Cl 一端连接于Ml的漏极,另一端连接于扫描输出线。
[0022]优选地，晶体管M1、M2、M3、M4、M5采用双向PMOS管或双向P型薄膜场效应晶体管，其源极与漏极可互换。
[0023]图5为图4级联结构在一帧内的电路时序图，如图5所示，IN为起始信号线的时序图，CLKl为第一时序时钟线的时序图，CLK2为第二时序时钟线的时序图，NI为Ml的输出端的时序图，SI至SN分别为级联结构I至级联结构η扫描输出线信号的时序图。级联结构I的电路的工作原理为:
当起始信号线IN信号跳变为低电平、CLKl为低电平、CLK2为高电平时，Ml导通，其输出电压NI为低电平VGL+Vth (Vth为Ml的阈值电压绝对值)。电容Cl被充电。M2的栅极为低电平，源极为高电平，因此M2导通，从而SI输出高电平。同时由于CLKl为低电平，M4也导通并输出低电平至M5的栅极，从而导致M5导通，因此M5输出高电平VGH至SI。
[0024]当起始信号线IN信号跳变为高电平，CLKl为高电平，CLK2为低电平时，Ml截止。当CLK2为高电平时，NI由于电容Cl放电能够暂时保持低电平VGL+Vth (Vth为Ml的阈值电压绝对值)，M2保持导通状态；iCLK2从高变为低电平时，由于电容Cl的耦合作用，NI端电压从VGL+Vth下降为2VGL+Vth (Vth为Ml的阈值电压绝对值)，M2依然保持导通状态，因此M2的漏极输出低电平至SI。M3的栅极为低电平，源极为高电平VGH，因此M3导通并输出高电平。导致M5的栅极为高电平，使得M5截止。因此可保持SI输出稳定的低电平。
[0025]当起始信号线IN继续保持高电平，而CLKl为低电平，CLK2为高电平时，Ml导通，NI端变为高电平，Cl再次被充电。M2的栅极变为高电平导致截止。而M4由于CLKl变为低电平而被导通，并输出低电平至M5的栅极。M5被导通，并输出高电平VGH至SI。当CLKl为高电平，CLK2为低电平时，Ml截止，NI端保持高电平因此M2也截止。且由于Cl放电阻止了 M2微导通。CLKl为高电平，M4截止。M4漏极保持低电压，因此M5继续保持导通，SI继续输出高电平。
[0026]以此类推，当起始信号线IN在一帧内保持高电平时，SI持续输出高电平。
[0027]当电容Cl不存在时，CLKl变为高电平后，Ml截止，NI端电压会迅速下降。M2中存在寄生电容，因此会导致CLK2在从高电平变为低电平的过程中，M2微导通，M5本来就导通，于是出现从VGH到OUT端，O