移位寄存电路及其驱动方法、栅极驱动电路及显示装置的制造方法

文档序号:9275376阅读:449来源:国知局
移位寄存电路及其驱动方法、栅极驱动电路及显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域,具体涉及一种移位寄存电路及其驱动方法、栅极驱动电路及显示装置。
【背景技术】
[0002]相较于传统工艺,GOA(Gate Drive on Array,阵列基板行驱动)技术不仅可以实现显示面板两边对称的美观设计,也省去了芯片的绑定区域以及例如扇出区的布线区域,有利于窄边框设计的实现。同时,由于可以省去行方向上的芯片绑定工艺,对整体的产能、良率提升也很有利。
[0003]目前,GOA电路多采用薄膜晶体管(Thin Film Transistor,TFT)作为基本的开关元件,可以与显示区域内的像素电路通过同样的工艺形成而大大降低成本。但是,TFT器件可能出于制程等方面的问题而具有较大的关态漏电流,致使信号间很容易相互干扰而产生噪声电压。噪声电压的产生不仅会影响输出信号的稳定性、引发误输出等问题,还会造成额外的功率损耗、影响产品性能。

【发明内容】

[0004]针对现有技术中的缺陷,本发明提供一种移位寄存电路、驱动方法、栅极驱动电路及显示装置,可以抑制电路中的噪声电压、减小其对信号稳定性的影响,从而提高输出信号的信噪比、减小电路功耗。
[0005]第一方面,本发明提供了一种移位寄存电路,包括输入端、复位端和输出端,还包括:
[0006]与第一节点、第二节点及所述输入端相连的输入模块,用于在输入端所接信号的控制下上拉所述第一节点处的电位,并同时释放所述第二节点处的噪声电压;
[0007]与所述第一节点及所述输出端相连的输出模块,用于在所述第一节点为高电平时上拉所述输出端处的电位;
[0008]与所述第二节点相连的上拉模块,用于在时钟信号的控制下周期性地利用来自高电平偏置电压线的电流上拉所述第二节点处的电位;
[0009]与所述第一节点、所述第二节点及所述复位端相连的复位模块,用于在复位端所接信号的控制下下拉所述第一节点处的电位,并同时释放所述第二节点处的噪声电压;
[0010]与所述第一节点、所述第二节点及所述输出端相连的下拉模块,用于在所述第一节点处电位被下拉前持续下拉所述第二节点处的电位,并在所述第二节点处为高电平时下拉所述第一节点及所述输出端处的电位。
[0011]可选地,所述输入模块包括第一晶体管与第二晶体管,其中:
[0012]所述第一晶体管的栅极连接所述输入端,源极与漏极中的一个连接所述输入端或者第一偏置电压线,另一个连接所述第一节点;
[0013]所述第二晶体管的栅极连接所述输入端,源极与漏极中的一个连接所述第二节点,另一个连接低电平偏置电压线。
[0014]可选地,所述复位模块包括第三晶体管与第四晶体管,其中:
[0015]所述第三晶体管的栅极连接所述复位端,源极与漏极中的一个连接所述复位端或者第二偏置电压线,另一个连接所述第一节点;
[0016]所述第四晶体管的栅极连接所述复位端,源极与漏极中的一个连接所述第二节点,另一个连接低电平偏置电压线。
[0017]可选地,所述输出模块包括第一电容与第五晶体管,其中:
[0018]所述第五晶体管的栅极连接所述第一节点,源极与漏极中的一个连接第一时钟信号线,另一个连接所述输出端;
[0019]所述第一电容的第一端连接所述第一节点,第二端连接所述输出端。
[0020]可选地,所述第一电容由所述第五晶体管中相互交叠的栅极金属层与源漏金属层形成。
[0021]可选地,所述上拉模块包括第六晶体管与第七晶体管,其中:
[0022]所述第六晶体管的栅极连接高电平偏置电压线,源极与漏极中的一个连接第二时钟信号线,另一个连接所述第七晶体管的栅极;
[0023]所述第七晶体管的源极与漏极中的一个连接高电平偏置电压线,另一个连接所述第二节点。
[0024]可选地,所述上拉模块包括第八晶体管、第九晶体管、第十晶体管,其中:
[0025]所述第八晶体管栅极连接第二时钟信号线,源极与漏极中的一个连接第一偏置电压线,另一个连接所述第十晶体管的栅极;
[0026]所述第九晶体管栅极连接第三时钟信号线,源极与漏极中的一个连接所述第十晶体管的栅极,另一个连接第二偏置电压线;
[0027]所述第十晶体管的源极与漏极中的一个连接高电平偏置电压线,另一个连接所述第二节点。
[0028]可选地,所述上拉模块还包括连接在所述第十晶体管和所述第二节点之间的第十一晶体管;所述第十一晶体管的栅极连接高电平偏置电压线,源极与漏极中的一个连接所述第十晶体管,另一个连接所述第二节点。
[0029]可选地,所述下拉模块包括第二电容、第十二晶体管、第十三晶体管、第十四晶体管,其中:
[0030]所述第二电容的第一端连接所述第二节点,第二端连接低电平偏置电压线;
[0031]所述第十二晶体管的栅极连接所述第二节点,源极与漏极中的一个连接所述第一节点,另一个连接低电平偏置电压线;
[0032]所述第十三晶体管的栅极连接所述第二节点,源极与漏极中的一个连接所述输出端,另一个连接低电平偏置电压线;
[0033]所述第十四晶体管的栅极连接所述输出端,源极与漏极中的一个连接所述第二节点,另一个连接低电平偏置电压线。
[0034]可选地,所述下拉模块还包括第十五晶体管;所述第十五晶体管的栅极连接所述第一节点,源极与漏极中的一个连接所述第二节点,另一个连接低电平偏置电压线。
[0035]可选地,所述移位寄存电路还包括:
[0036]位于所述输入模块与所述第一节点之间、以及所述复位模块与所述第一节点之间的隔离模块,用于隔离所述输入端与所述第一节点之间、以及所述复位端与所述第一节点之间的噪声电压。
[0037]可选地,所述隔离模块包括第十六晶体管;所述第十六晶体管的栅极连接高电平偏置电压线,源极与漏极中的一个连接所述输入模块及所述复位模块,另一个连接所述第一节点。
[0038]可选地,所述移位寄存电路还包括:
[0039]与所述输出端相连的稳压模块,用于在所述输出端处电位被上拉后通过来自高电平偏置电压线的电流来稳定所述输出端处的电位。
[0040]可选地,所述稳压模块包括第十七晶体管;所述第十七晶体管的栅极连接所述输出端,源极与漏极中的一个连接高电平偏置电压线,另一个连接所述输出端。
[0041]第二方面,本发明还提供了一种上述任意一种移位寄存电路的驱动方法,包括:
[0042]在第一阶段内,向所述输入端施加输入信号,以使所述输入模块上拉所述第一节点处的电位并释放所述第二节点处的噪声电压,并使所述输出模块在所述第一节点为高电平的第二阶段内上拉所述输出端处的电位;
[0043]在第三阶段内,向所述复位端施加复位信号,以使所述复位模块下拉所述第一节点处的电位并同时释放所述第二节点处的噪声电压,并使所述下拉模块在第二节点处为高电平时下拉所述第一节点及所述输出端处的电位;
[0044]其中,所述上拉模块在时钟信号的控制下周期性地利用来自高电平偏置电压线的电流上拉所述第二节点处的电位;所述下拉模块在所述第一节点处电位被下拉前持续下拉所述第二节点处的电位,以使所述第二节点处的电位在所述第一节点处电位被下拉前保持低电平。
[0045]第三方面,本发明还提供了一种栅极驱动电路,包括多级移位寄存器单元,每一级移位寄存器单元均具有上述任意一种的移位寄存电路的电路结构。
[0046]第四方面,本发明还提供了一种显示装置,包括上述任意一种的栅极驱动电路。
[0047]由上述技术方案可知,本发明基于上述输入模块和上述复位模块的设置,可以减小输入端与复位端所接信号对第二节点处电位的影响;而基于上述上拉模块的设置,可以隔离时钟信号与第一节点而避免相互干扰。因此,本发明可以抑制电路中的噪声电压、减小其对信号稳定性的影响,不仅有利于提高输出信号的信噪比,还有利于电路功耗的降低,提升产品性能。
【附图说明】
[0048]为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作一简单的介绍,显而易见地,下面描述中的附图是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
[0049]图1是本发明一个实施例中一种移位寄存电路的结构框图;
[0050]图2是本发明一个实施例中一种移位寄存电路的驱动方法的步骤流程示意图;
[0051]图3是本发明一个实施例中一种移位寄存电路的电路结构图;
[0052]图4是图3所不的一种移位寄存电路的电路仿真时序图;
[0053]图5是一种对照移位寄存电路的电路仿真时序图;
[0054]图6是本发明又一实施例中一种移位寄存电路的电路结构图;
[0055]图7是图6所不的一种移位寄存电路的电路仿真时序图。
【具体实施方式】
[0056]为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有
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