一种基于栅极驱动电路及其液晶显示器的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，特别是涉及一种栅极驱动电路及其液晶显示器。
【背景技术】
[0002]Gate Driver On Array，简称GOA，也就是利用现有薄膜晶体管液晶显示器Array制程将Gate行扫描驱动信号电路制作在Array基板上，实现对Gate逐行扫描的驱动方式的一项技术。
[0003]随着低温多晶硅(LTPS)半导体薄膜晶体管的发展，而且由于LTPS半导体本身超高载流子迀移率的特性，相应的面板周边集成电路也成为大家关注的焦点，并且很多人投入到System on Panel(SOP)的相关技术研究，并逐步成为现实。
[0004]一般LTPS工艺中普遍采用的CMOS GOA功能的模块设计，其中包括了:Latch锁存器单元，用于级传信号的锁存，是GOA电路设计的核心部分，主要由两个时钟控制反相器和两个反相器组成;与非门信号处理单元，通过CK控制信号线与锁存的数据进行与非处理，用于产生本级的控制端驱动信号;CMOS电路的输出Buffer，用于增加控制端驱动信号的驱动能力，减小传输信号的RC Loading。
[0005]对于时钟控制反相器和与非门，我们定义靠近VGH和VGL的晶体管为第一晶体管，靠近输出端的晶体管为第二晶体管。
[0006]上述两个模块的电路连接方式较为单一，其中第一和第二晶体管在长时间工作的过程中需要承受的Stress程度不一样，因此第一和第二晶体管的变异程度也不一样。这种晶体管的不均匀性可能会导致信号锁存的变异以及与非门逻辑的错误，严重时会影响电路的正常工作，造成整个电路的失效。
【发明内容】
[0007]本发明主要解决的技术问题是提供一种栅极驱动电路及其液晶显示器，能够有效提高电路设计的均匀性以及电路工作的稳定性。
[0008]为解决上述技术问题，本发明采用的一个技术方案是:提供一种栅极驱动电路，包括:输入与锁存电路、电性连接输入与锁存电路的信号处理电路以及电性连接信号处理电路的输出缓冲电路；
[0009]输入与锁存电路根据上级扫描驱动信号、第一时钟信号以及与第一时钟信号反相的第二时钟信号输出第一控制信号，信号处理电路根据第一控制信号以及第三时钟信号输出第二控制信号，输出缓冲电路根据第二控制信号输出本级扫描驱动信号；
[0010]其中，输入与锁存电路或信号处理电路包括并联设置的两个开关组件，其中每一开关组件分别包括串联设置的两个开关管，两个开关组件的一开关组件的两个开关管的控制端与两个开关组件的另一开关组件的两个开关管的控制端交叉连接。
[0011 ]其中，输入与锁存电路包括:第一时钟控制反相器、第二时钟控制反相器以及第一反相器，第一时钟控制反相器的正相控制端接入第一时钟信号，第一时钟控制反相器的反相控制端接入第二时钟信号，第一时钟控制反相器的输入端接入上级扫描驱动信号，第一时钟控制反相器的输出端连接第二时钟控制反相器的输出端，第二时钟控制反相器的正相控制端接入第二时钟信号，第二时钟控制反相器的反相控制端接入第一时钟信号，第一反相器的输入端连接第一时钟控制反相器的输出端和第二时钟控制反相器的输出端，第一反相器的输出端连接第二时钟控制反相器的输入端，并输出第一控制信号，其中第一时钟控制反相器和第二时钟控制反相器的至少一个内设置有连接于第一时钟控制反相器和第二时钟控制反相器的至少一个的输出端与参考电位之间的两个开关组件。
[0012]其中，第一时钟控制反相器包括第一P型开关管、第二 P型开关管、第三P型开关管、第四P型开关管、第一 N型开关管、第二 N型开关管、第三N型开关管以及第四N型开关管；
[0013]第一P型开关管控制端与第四P型开关管的控制端相连接，并接入第二时钟信号，第二P型开关管的控制端和第四P型开关管的控制端相连接，并接入上级扫描驱动信号，第一 P型开关管的第一传输端和第三P型开关管的第一传输端接入高参考电位，第二 P型开关管的第一传输端与第一 P型开关管的第二传输端相连接，第四P型开关管的第一传输端和第三P型开关管的第二传输端相连接，第二 P型开关管的第二传输端和第四P型开关管的第二传输端连接第一时钟控制反相器的输出端；
[0014]第一N型开关管的控制端与第四N型开关管的控制端相连接，并接入上级扫描驱动信号，第二N型开关管和第三N型开关管的控制端相连接，并接入第一时钟信号，第二N型开关管的第一传输端和第四N型开关管的第一传输端接入低参考电位，第一 N型开关管的第一传输端与第二 N型开关管的第二传输端相连接，第三N型开关管的第一传输端与第四N型开关管的第二传输端相连接，第一 N型开关管的第二传输端和第四N型开关管的第二传输端连接第一时钟控制反相器的输出端。
[0015]其中，第二时钟控制反相器包括第五P型开关管、第六P型开关管、七P型开关管、第八P型开关管、第五N型开关管、第六N型开关管，第七N型开关管、第八N型开关管；
[0016]第五P型开关管的控制端与和第八P型开关管的控制端相连接，并接入第一控制信号，第六P型开关管的控制端与第七P型开关管的控制端相连接，并接入第一时钟信号，其中第五P型开关管的第一传输端和第七P型开关管的第一传输端接入高参考点位，第五P型开关管的第二传输端与第六P型开关管的第一传输端相连接，第八P型开关管的第一传输端与第七P型开关管的第二传输端相连接，第八P型开关管的第二传输端和第六P型开关管的第二传输端连接第二时钟控制反相器的输出端；
[0017]第五N型开关管的控制端与第八N型开关管的控制端相连接，并接入第二时钟信号，第六N型开关管的控制端与第七N型开关管的控制端相连接，并接入第一控制信号，第六N型开关管的第一传输端和第八N型开关管的第一传输端接入低参考电位，第五N型开关管的第一传输端与第六N型开关管的第二传输端相连接，第八N型开关管第二传输端与第七N型开关管的第一传输端相连接，第五N型开关管第二传输端和第七N型开关管的第二传输端连接第二时钟控制反相器的输出端。
[0018]信号处理电路为一与非门，与非门电路的第一输入端接入第一控制信号，与非门电路的第二输入端接入第三时钟信号，与非门电路的输出端输出第二控制信号，与非门电路包括设置于与非门电路的输出端与参考电位之间的两个开关组件。
[0019]信号处理电路包括第九P型开关管、第十P型开关管、第九N型开关管、第十N型开关管、第十一 N型开关管、第十二 N型开关管；
[0020]第九P型开关管的控制端接入第一控制信号，第十P型开关管的控制端接入第三时钟信号，第九P型开关管的第一传输端和第十P型开关管的第一传输端端接入高参考电位，第九P型开关管的第二传输和第十P型开关管的第二传输端与与非门的输出端相连接；
[0021]第九N型开关管的控制端和第十二N型开关管的控制端相连接，并接入第一控制信号，第十N型开关管的控制端和第十一 N型开关管的控制端相连接，并接入第三时钟信号，第十N型开关管的第一输入端和第十二 N型开关管的第一输入端接入低参考电位，第九N型开关管的第一传输端与第十N型开关管的第二传输端相连接，第十一 N型开关管的第一传输端连接于第十二 N型开关管的第二传输端，第九N型开关管的第二输出端与第十一 N型开关管的第二输出端连接与非门的输出端。
[0022]其中，信号处理电路为一与非门，与非门电路的第一输入端接入第一控制信号，与非门电路的第二输入端接入第三时钟信号，与非门电路的输出端输出第二控制信号，与非门电路包括设置于与非门电路的输出端与参考电位之间的两个开关组件。
[0023]其中，信号处理电路包括第一P型开关管、第二P型开关管、第一N型开关管、第二N型开关管、第三N型开关管、第四N型开关管；
[0024]第一P型开关管的控制端接入第一控制信号，第二P型开关管的控制端接入第三时钟信号，第一 P型开关管的第一传输端和第二 P型开关管的第一传输端端接入高参考电位，第一 P型开关管的第二传输和第二 P型开关管的第二传输端与与非门的输出端相连接；
[0025]第一N型开关管的控制端和第四N型开关管的控制端相连接，并接入第一控制信号，第二 N型开关管的控制端和第三N型开关管的控制端相连接，并接入第三时钟信号，第二N型开关管的第一输入端和第四N型开关管的第一输入端接入低参考电位，第一 N型开关管的第一传输端与第二 N型开关管的第二传输端相连接，第三N型开关管的第一传输端连接于第四N型开关管的第二传输端，第一 N型开关管的第二输出端与第三N型开关管的第二输出端连接与非