具有栅极驱动电路的显示装置的制造方法

具有栅极驱动电路的显示装置的制造方法
【专利摘要】一种显示装置包括：显示面板，其包括分别连接到多个栅极线的多个像素；栅极驱动电路，其包括被配置为将栅极信号施加到栅极线的多个驱动级；电压发生器，其被配置为通过其电压输出端来输出栅极导通电压；以及信号控制器，其被配置为感测所述电压输出端的电流的变化以输出与所述感测的电流变化相对应的反向偏置控制电压，其中，所述驱动级中的每一个包括多个氧化物薄膜晶体管，而且所述氧化物薄膜晶体管中的至少一个是四端晶体管，其中所述四端晶体管的阈值电压受反向偏置控制电压控制。
【专利说明】具有栅极驱动电路的显示装置
[0001]相关申请的交叉引用
[0002]本申请要求2015年I月29日向韩国知识产权局提交的第10-2015-0014562号韩国专利申请的优先权权益，其内容通过引用整体并入本文。
技术领域
[0003]本发明的实施例的各方面涉及显示装置，该显示装置具有集成到显示装置的显示面板中的栅极驱动电路。
【背景技术】
[0004]显示装置包括栅极线、数据线和连接到栅极线和数据线的像素。显示装置包括将栅极信号施加到栅极线的栅极驱动电路和将数据信号施加到数据线的数据驱动电路。
[0005]栅极驱动电路包括移位寄存器，其包括驱动级电路(下文中称为驱动级)。每个驱动级将栅极信号中的相应栅极信号施加到栅极线中的相应栅极线。每个驱动级包括彼此连接的晶体管。
[0006]在这个【背景技术】部分中公开的上述信息仅用于增强对本发明的背景的理解，因此它可以包含不构成现有技术的信息。

【发明内容】

[0007]本发明的实施例的一个或多个方面针对能够改善显示装置的栅极驱动电路的可靠性的显示装置。
[0008]根据本发明的一些实施例，一种显示装置包括:显示面板，其包括分别连接到多个栅极线的多个像素;栅极驱动电路，其包括被配置为将栅极信号施加到栅极线的多个驱动级；电压发生器，其被配置为通过其电压输出端来输出栅极导通电压；以及信号控制器，其被配置为感测电压输出端的电流的变化以输出与感测的电流变化相对应的反向偏置控制电压，其中，驱动级中的每一个包括多个氧化物薄膜晶体管，而且氧化物薄膜晶体管中的至少一个是四端晶体管，其中四端晶体管的阈值电压受反向偏置控制电压控制。
[0009]显示装置还可以包括时钟发生器，其被配置为接收栅极导通电压并且将至少一个时钟信号和至少一个低电平电压施加到栅极驱动电路。
[0010]栅极驱动电路还可以包括:反向偏置电压信号线，其被配置为将反向偏置控制电压传送到驱动级中的每一个;时钟信号线，其被配置为将至少一个时钟信号施加到驱动级中的每一个；以及低电平电压线，其被配置为将至少一个低电平电压传送到驱动级中的每一个。
[0011]驱动级可以被配置为响应于反向偏置控制电压、至少一个时钟信号和至少一个低电平电压来输出栅极信号。
[0012]驱动级中的第k(k是等于或大于2的自然数)驱动级可以包括:第一输出晶体管，其包括被配置为接收第一节点的输出控制信号的控制电极、被配置为接收至少一个时钟信号的输入电极、和被配置为输出第k栅极信号的输出电极;第二输出晶体管，其包括被配置为接收第一节点的输出控制信号的控制电极、被配置为接收至少一个时钟信号的输入电极、和被配置为输出第k进位信号的输出电极；以及控制器，被配置为响应于至少一个时钟信号、从第(k-Ι)驱动级输出的第(k-Ι)进位信号和从第(k+Ι)驱动级输出的第(k+Ι)进位信号，将控制信号输出到第一节点。
[0013]第一输出晶体管和第二输出晶体管中的至少一个可以是四端晶体管，其中四端晶体管的阈值电压是根据反向偏置控制电压来控制的。
[0014]第k驱动级还可以包括:第一下拉部，其在第一输出晶体管的输出电极和至少一个低电平电压之间，并且被配置为响应于第二节点的下拉控制信号和从第(k+Ι)驱动级输出的第(k+Ι)进位信号，将第一输出晶体管的输出电极下拉到至少一个低电平电压；以及第二下拉部，其在第二输出晶体管的输出电极和至少一个低电平电压之间，并且被配置为响应于第二节点的下拉控制信号和从第(k+Ι)驱动级输出的第(k+Ι)进位信号，将第二输出晶体管的输出电极下拉到至少一个低电平电压，其中，控制器被配置为将下拉控制信号施加到第二节点。
[0015]从时钟发生器输出的至少一个低电平电压可以包括第一低电平电压和第二低电平电压，第一下拉部可以在第一输出晶体管的输出电极和第一低电平电压之间，并且第二下拉部可以在第二输出晶体管的输出电极和第二低电平电压之间。
[0016]第一低电平电压和第二低电平电压可以具有彼此不同的电压电平。
[0017]控制器可以包括:第五晶体管，其在至少一个时钟信号和第三节点之间，并且包括被配置为接收至少一个时钟信号的控制电极;第六晶体管，其在至少一个时钟信号和第二晶体管的输出端之间，并且包括连接到第三节点的控制电极;第七晶体管，其在第三节点和第二低电平电压之间，并且包括连接到第二晶体管的输出电极的控制电极；以及第八晶体管，其在第二节点和第二低电平电压之间，并且包括连接到第二晶体管的输出电极的控制电极。
[0018]第七晶体管和第八晶体管中的至少一个可以是四端晶体管，其中四端晶体管的阈值电压受反向偏置控制电压控制。
[0019]控制器还可以包括:第三晶体管，其在从第(k-Ι)驱动级输出的第(k-Ι)进位信号和第一节点之间，并且包括被配置为接收第(k-Ι)进位信号的控制电极；以及第四晶体管，其在第一节点和第二低电平电压之间，并且包括被配置为接收从第(k+Ι)驱动级输出的第(k+Ι)进位信号的控制电极。
[0020]第一下拉部可以包括:第十晶体管，其在第一输出晶体管的输出电极和第一低电平电压之间，并且包括被配置为接收第二节点的下拉控制信号的控制电极；以及第十一晶体管，其在第一输出晶体管的输出电极和第一低电平电压之间，并且包括被配置为接收从第(k+Ι)驱动级输出的第(k+Ι)进位信号的控制电极。
[0021]第二下拉部可以包括:第十二晶体管，其在第二输出晶体管的输出电极和至少一个低电平电压之间，并且包括被配置为接收第二节点的下拉控制信号的控制电极；以及第十三晶体管，其在第二输出晶体管的输出电极和至少一个低电平电压之间，并且包括被配置为接收从第(k+Ι)驱动级输出的第(k+Ι)进位信号的控制电极。
[0022]信号控制器可以包括:电流传感器，其被配置为感测电压输出端的电流变化，以输出与感测的电流变化相对应的感测电压;模数转换器，其被配置为将感测电压转换为数字感测信号；定时控制器，其被配置为响应于数字感测信号来输出偏置电压信号；数模转换器，其被配置为将偏置电压信号转换为模拟偏置电压信号；以及输出放大器，其被配置为将模拟偏置电压信号转换为反向偏置控制电压。
[0023]定时控制器还可以被配置为输出被周期性激活的感测控制信号，而且电流传感器可以被配置为输出与感测控制信号同步的感测电压。
[0024]定时控制器可以被配置为当在感测控制信号被输出之后经过了预定时间时，响应于向定时控制器施加的数字感测信号来输出偏置电压信号。
[0025]根据本发明的一些示例实施例，一种显示装置包括:显示面板，其包括分别连接到多个栅极线的多个像素；电压发生器，其被配置为通过其电压输出端来输出栅极导通电压；时钟发生器，其被配置为接收栅极导通电压，并且包括被配置为输出至少一个时钟信号的时钟输出端和被配置为输出第一低电平电压的第一低电平电压输出端;栅极驱动电路，其包括多个驱动级，每个驱动级被配置为接收至少一个时钟信号和第一低电平电压以便将栅极信号施加到栅极线；以及信号控制器，其被配置为感测第一低电平电压输出端的电流的变化并且被配置为输出与感测的电流变化相对应的反向偏置控制电压，其中，驱动级中的每一个包括多个氧化物薄膜晶体管，而且氧化物薄膜晶体管中的至少一个是四端晶体管，其中四端晶体管的阈值电压受反向偏置控制电压控制。
[0026]信号控制器可以包括:电流传感器，其被配置为感测低电平电压输出端的电流变化，并且输出与感测的电流变化相对应的感测电压;模数转换器，其被配置为将感测电压转换为数字感测信号;定时控制器，其被配置为响应于数字感测信号来输出偏置电压信号;数模转换器，其被配置为将偏置电压信号转换为模拟偏置电压信号；以及输出放大器，其被配置为将模拟偏置电压信号转换为反向偏置控制电压。
[0027]定时控制器还可以被配置为输出被周期性激活的感测控制信号，而且电流传感器可以被配置为输出与感测控制信号同步的感测电压。
[0028]定时控制器可以被配置为当在感测控制信号被输出之后经过了预定时间时，响应于向定时控制器施加的数字感测信号来输出偏置电压信号。
[0029]根据以上并且根据一些实施例，当包括在栅极驱动电路之中的晶体管的阈值电压偏移时，可以控制施加到背栅电极的反向偏置控制电压的电平。因为可以通过控制施加到晶体管的背栅电极的反向偏置控制电压的电平来将晶体管的阈值电压的电平设置到期望电平，所以可以改善栅极驱动电路的可靠性。
【附图说明】
[0030]在结合附图一起考虑时，通过参考以下详细描述，本发明的以上及其他方面将变得非常清楚，在附图中:
[0031]图1是示出根据本发明的示例实施例的显示装置的平面图；
[0032]图2是示出根据本发明的示例实施例的显示装置的信号的定时图；
[0033]图3是示出根据本发明的示例实施例的像素的等效电路图；
[0034]图4是示出根据本发明的示例实施例的像素的截面图；
[0035]图5是示出根据本发明的示例实施例的栅极驱动电路的框图；
[0036]图6是示出根据本发明的示例实施例的驱动级的电路图；
[0037]图7是示出图6所示的第二输出晶体管的更多细节的截面图；
[0038]图8是示出根据施加到图7所示的第二输出晶体管的背栅电极的偏置电压的阈值电压的变化的曲线图；
[0039]图9是示出图1所示的驱动控制器的更多细节的框图；
[0040]图10是示出图9所示的电流传感器的更多细节的电路图；
[0041]图11是示出图10所示的电流传感器的操作的更多细节的定时图；
[0042]图12是示出根据本发明的示例实施例的图1所示的驱动控制器的更多细节的框图；以及
[0043 ]图13是示出根据本发明的示例实施例的驱动级的电路图。
【具体实施方式】
[0044]下文中，将参考附图更详细地描述示例实施例，贯穿附图，相同的参考标记指代相同元件。然而，本发明可以以各种不同的形式来具体实施，而且不应被解释为仅仅局限于本文所例示的实施例。相反，提供这些实施例作为示例，以使本公开全面和完整，并充分地向本领域技术普通人员传达本发明的各方面和特征。因此，可以不描述并非本领域技术人员全面理解本发明的各方面和特征所必需的过程、元件和技术。除非另作说明，否则贯穿附图和所撰写的说明书，相同的参考标记表示相同的元件，并因此将不再重复其描述。在附图中，为了清晰，元件、层和区域的相对大小可能被夸大。
[0045]将会理解，当一个元件或层被称为在另一元件或层“之上”、“连接到”或“耦接到”另一元件或层时，它可以直接在该另一元件或层之上、直接连接或耦接到该另一元件或层、或者也可以存在居间的元件或层。相反，当一元件被称为“直接”在另一元件或层之上、或者“直接连接到”或“直接耦接到”另一元件或层时，不存在居间的元件或层。相同的参考标记始终指代相同的元件。本文使用的术语“和/或”包括一个或多个相关列出项目中的任意一个以及所有组合。
[0046]将会理解，尽管本文可能使用词语第一、第二等等来描述不同的元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受到这些词语的限制。这些词语仅仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因而，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分也可以被称为第二元件、第二组件、第二区域、第二层或第二部分而不会偏离本发明的教导。
[0047]为了便于描述，本文可能使用空间关系词，如“在...之下”、“下方”、“下”、“上方”、“上”等等，来描述图中示出的一个元件或特征与另外的元件或特征之间的关系。将会理解，所述空间关系词意图涵盖除了附图中描绘的方向之外的、器件在使用或操作中的不同方向。例如，如果附图中的器件被反转，则被描述为在其他元件或特征“下方”或“之下”的元件的方向将变成在所述其他元件或特征的“上方”。因此，示例词语“下方”可以涵盖上和下两个方向。可以使器件具有其他方向(旋转90度或其他方向)，而本文使用的空间关系描述词应做相应解释。
[0048]本文使用的术语仅仅是为了描述特定实施例，并非意图限制本发明。本文使用单数形式“一”意图也包括复数形式，除非上下文明确给出相反指示。还将理解，当在此说明书中使用词语“包括”和/或“包含”时，表明存在所描述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。当诸如“的至少一个”或“中选择的至少一个”的表述出现在一列元素之后时，它修饰整列元素，而不是修饰该列中的各个元素。
[0049]根据本文描述的本发明的实施例的电子或电气设备和/或任何其他相关设备或组件可以利用任何合适的硬件、固件(例如，专用集成电路)、软件或软件、固件和硬件的组合来实现。例如，这些设备的各组件可以形成在一个集成电路(IC)芯片上或形成在单独的IC芯片上。此外，这些设备的各组件可以在柔性印刷电路膜、带载封装(TCP)、印刷电路板(PCB)上实现，或者形成在一个基板上。此外，这些设备的各组件可以是在一个或多个计算设备中的一个或多个处理器上运行的进程或线程，其执行计算机程序指令并且与其它系统组件交互以用于执行本文所描述的各种功能。计算机程序指令被存储在存储器中，所述存储器可以使用诸如例如随机存取存储器(RAM)的标准存储设备在计算设备中实现。计算机程序指令还可以存储在其他非临时性计算机可读介质中，诸如例如，CD-ROM、闪存驱动器等。此外，本领域技术人员应该认识到，各种计算设备的功能可以被组合或集成到单个计算设备中，或者特定计算设备的功能可以分布在一个或多个其他计算设备而不偏离本发明的示例性实施例的精神和范围。
[0050]除非另外定义，否则本文使用的所有术语(包括技术术语和科学术语)所具有的含义与本发明所属领域的普通技术人员通常理解的含义相同。还将理解，术语，如通常使用的词典中定义的那些术语，应该被解释为所具有的含义与它们在相关领域上下文中的含义一致，而不应理想化地或过分形式化地对其进行解释，除非本文明确地如此定义。
[0051]下文中，将参考附图更详细地解释本发明的示例实施例的各方面。
[0052]图1是示出根据本发明的示例实施例的显示装置的平面图，而且图2是示出根据本发明的示例实施例的显示装置的信号的定时图。
[°°53] 参考图1和图2，显示装置包括显示面板DP、栅极驱动电路100、数据驱动电路200和驱动控制器300。
[0054]显示面板DP可以是各种显示面板，诸如液晶显示面板、有机发光显示面板、电泳显示面板、电润湿显示器面板等。在本示例实施例中，液晶显示面板将被描述为显示面板DP，但是本发明的实施例并不限于此。同时，包括液晶显示面板的液晶显示装置还可以包括偏振器和背光单元。
[0055]显示面板DP包括第一基板DSl、与第一基板DSl间隔开的第二基板DS2、和布置在第一基板DSI和第二基板DS2之间的液晶层。显示面板DP包括显示区域DA和非显示区域NDA，在显示区域DA中安排了多个像素PX11到PXnm，而且当在平面图中观察时非显示区域NDA围绕显示区域DA(例如，在显示区域DA的覆盖区或外周之外)。
[0056]显示面板DP包括安排在第一基板DSl上的多个栅极线GLl到GLn和在第一基板的DSl上与栅极线GLl到GLn交叉的多个数据线DLl到DLm。栅极线GLl到GLn连接到栅极驱动电路100。数据线DLl到DLm连接到数据驱动电路200。图1示出了栅极线GLl到GLn的一部分和数据线DLl到DLm的一部分。
[0057]图1示出了像素PX11到PXn^—部分。像素PX11到PXnm中的每一个连接到栅极线GLl至IjGLn中的相应栅极线和数据线DLl到DLm中的相应数据线。
[0058]像素PX11到PXrJI据由其显示的颜色被分组为多个组。像素PX11到PXnm中的每一个显示原色之一。原色可以包括，但不限于，红色、绿色、蓝色和白色。原色还可以包括各种其它颜色，诸如黄色、青色、品红色等。
[0059]栅极驱动电路100和数据驱动电路200从驱动控制器300接收控制信号。驱动控制器300安装在主电路板MCB上。驱动控制器300从外部图形控制器接收图像数据和控制信号。控制信号包括用作区分不同的帧时段Fn-UFn和Fn+Ι的信号的垂直同步信号Vsync，用作区分不同的水平时段HP的行区分信号的水平同步信号Hsync，在输出数据的时段期间保持高电平以指示数据输入时段的数据使能信号，和时钟信号。
[0060]栅极驱动电路100在帧时段Fn-l、Fn和Fn+Ι期间响应于从驱动控制器300提供的控制信号(下文中称为栅极控制信号)生成栅极信号Gl到Gn，并且将栅极信号Gl到Gn施加到栅极线GLl到GLn。栅极信号Gl到Gn顺序地输出，以对应于水平时段HP。栅极驱动电路100可以通过薄膜工艺与像素PXn到PXnm—起基本上同时(例如，并发)形成。例如，栅极驱动电路100可以以氧化物半导体TFT栅极驱动器电路(OSG)形式安装在非显示区域NDA上。
[0061]图1示出了连接到栅极线GLl到GLn的左端的一个栅极驱动电路100作为代表性示例。然而，根据本示例实施例的显示装置可以包括两个栅极驱动电路。两个栅极驱动电路中的一个栅极驱动电路连接到栅极线GLl到GLn的左端，而且两个栅极驱动电路中的另一栅极驱动电路连接到栅极线GLl到GLn的右端。此外，两个栅极驱动电路中的一个栅极驱动电路连接到栅极线GLl到GLn中的奇数编号的栅极线，而且两个栅极驱动电路中的另一栅极驱动电路连接到栅极线GLl到GLn中的偶数编号的栅极线。
[0062]数据驱动电路200响应于从驱动控制器300提供的控制信号(下文中称为数据信号)，生成与从驱动控制器300提供的图像数据相对应的灰度电压。数据驱动电路200将灰度电压作为数据电压DS施加到数据线DLl到DLm。
[0063]数据电压DS包括相对于公共电压具有正极性的正(+)数据电压和/或相对于公共电压具有负极性的负㈠数据电压。在每个水平时段HP期间施加到数据线DLl到DLm的数据电压的一部分具有正极性，而且在每个水平时段HP期间施加到数据线DLl到DLm的数据电压的其他部分具有负极性。数据电压DS的极性根据帧时段Fn-UFn和Fn+Ι反转，以防止液晶被烧毁和劣化。数据驱动电路200响应于反转信号生成以帧时段为单位反转的数据电压。
[0064]数据驱动电路200包括驱动芯片210和柔性电路板220，驱动芯片210安装在柔性电路板220上。驱动芯片210和柔性电路板220中的每一个可以配备有多个。柔性电路板220电连接主电路板MCB和第一基板DSl。每个驱动芯片210将数据电压中的相应数据电压施加到数据线DLl到DLm中的相应数据线。
[0065]在图1中，数据驱动电路200以带载封装(TCP)配置来提供，但是它应当不限于此或由此限制。即，数据驱动电路200可以以玻璃上芯片(chip-On-glaSS，C0G)配置安装在第一基板DSl上，以对应于非显示区域NDA。
[0066]图3是示出根据本发明的示例实施例的像素的等效电路图，而且图4是示出根据本发明的示例实施例的像素的截面图。图1中所示的像素PXn到PXnm中的每一个可以具有图3中所示的基本上相同的等效电路图。
[0067]参考图3，像素PXij包括像素薄膜晶体管TR(下文中称为像素晶体管)、液晶电容器Clc和存储电容器CsU下文中，在一些实施例中，“晶体管”是指薄膜晶体管，而且存储电容器Cst可以省略。
[0068]像素晶体管TR电连接到第i栅极线GLi和第j数据线DLj。像素晶体管TR响应于从第i栅极线GLi提供的栅极信号，输出与从第j数据线DLj提供的数据信号相对应的像素电压。
[0069]液晶电容器ClC被从像素晶体管TR输出的像素电压充电。包括在液晶层LCL(参考图4)中的液晶指向矢(director)的取向根据液晶电容器Clc中充电的电荷量而改变。通过液晶指向矢的取向，入射到液晶层LCL的光透射穿过或者被阻挡。
[0070]存储电容器Cst并联连接到液晶电容器Clc。存储电容器Cst使液晶指向矢的取向保持一时段(例如，预定时段)。
[0071 ]参考图4，像素晶体管TR包括连接到第i栅极线GLi (参考图3)的控制电极GE、与控制电极GE重叠的有源部AL、连接到第j数据线DLj(参考图3)的输入电极SE、和安排为与输入电极SE间隔开的输出电极DE。
[0072]液晶电容器Clc包括像素电极PE和公共电极CE。存储电容器Cst包括像素电极PE和与像素电极PE重叠的存储线STL的一部分。
[0073]第i栅极线GLi和存储线STL布置在第一基板DSl的表面上。控制电极GE从第i栅极线GLi分支。第i栅极线GLi和存储线STL包括金属材料，诸如铝(Al)，银(Ag)，铜(Cu)，钼(Mo)，铬(Cr)，钽(Ta)，钛(Ti)或它们的合金。第i栅极线GLi和存储线STL中的每一个具有钛层和铜层的多层结构。
[0074]第一绝缘层10布置在第一基板DSl上以覆盖控制电极GE和存储线STL。第一绝缘层10包括无机材料和有机材料中的至少一种。第一绝缘层10是有机层或无机层。第一绝缘层10具有硅氮化物层和硅氧化物层的多层结构。
[0075]有源部AL布置在第一绝缘层10上，从而与控制电极GE重叠。有源部AL包括半导体层和欧姆接触层。半导体层布置在第一绝缘层10上，而且欧姆接触层布置在半导体层上。
[0076]输出电极DE和输入电极SE布置在有源部AL上。输出电极DE和输入电极SE彼此间隔开。输出电极DE和输入电极SE中的每一个与控制电极GE部分地重叠。
[0077]第二绝缘层20布置在第一绝缘层10上以覆盖有源部AL、输出电极DE和输入电极SE。第二绝缘层20包括无机材料或有机材料。第二绝缘层20是有机层或无机层。第二绝缘层20具有硅氮化物层和硅氧化物层的多层结构。
[0078]图1示出了具有交错结构的像素晶体管TR，但是像素晶体管TR的结构不应限于交错结构。即，像素晶体管TR可以具有平面结构。
[0079]第三绝缘层30布置在第二绝缘层20上。第三绝缘层30提供了平坦的(例如，平滑的、水平的或平面的)表面。第三绝缘层30包括有机材料。
[0080]像素电极PE布置在第三绝缘层30上。像素电极PE通过穿过第二绝缘层20和第三绝缘层30形成的接触孔CH连接到输出电极DE。取向层可以布置在第三绝缘层30上以覆盖像素电极PE。
[0081]滤色器层CF布置在第二基板DS2的表面上。公共电极CE布置在滤色器层CF上。公共电极CE被施加以公共电压。公共电压具有与像素电压不同的电平。取向层可以布置在公共电极CE上以覆盖公共电极CE。另一绝缘层可以布置在滤色器层CF和公共电极CE之间。
[0082]像素电极PE和公共电极CE形成液晶电容器Clc，所述像素电极PE和公共电极CE彼此面对以使得液晶层LCL布置在像素电极PE和公共电极CE之间。此外，像素电极PE和存储线STL的一部分形成存储电容器Cst，所述像素电极PE和存储线STL的一部分彼此面对以使得第一绝缘层10、第二绝缘层20和第三绝缘层30布置在像素电极PE和存储线STL的该部分之间。存储线STL被施加以存储电压，该存储电压具有与像素电压不同的电平。存储电压可以具有与公共电压相同的电平。
[0083]同时，不同于图3中所示的像素PXij的电路图，滤色器层CF和公共电极CE中的至少一个可以被布置在第一基板DSl上。换句话说，根据本示例实施例的液晶显示面板可以包括垂直取向(vertical alignment，VA)模式像素、图案化垂直取向(patterned verticalalignment，PVA)模式像素、面内切换(in-plane switching，IPS)模式像素、边缘场切换(fringe-field 8*:[1:(311；[1^，？？3)模式像素或面线切换(。1&116-1:0-1;[116 switching，PLS)模式像素。
[0084]图5是示出根据本发明的示例实施例的栅极驱动电路的框图。参考图5，栅极驱动电路100包括多个驱动级SRCl到SRCn和伪驱动级SRCn+Ι。驱动级SRCl到SRCn和伪驱动级SRCn+Ι—个接一个地彼此连接，以允许每个驱动级响应于从前一驱动级输出的进位信号和从下一驱动级输出的进位信号而被驱动。
[0085]驱动级SRCl到SRCn中的每一个通过信号线GSL从图1所示的驱动控制器300接收第一时钟信号CKV、第二时钟信号CKVB、第一接地电压(或第一低电平电压)VSS1、第二接地电压(或第二低电平电压)VSS2和反向偏置控制电压VBB。驱动级SRCl和伪驱动级SRCn+Ι还接收起始信号STV。信号线GSL包括传送反向偏置控制电压VBB的反向偏置电压信号线VBBLJf送第一时钟信号CKV和第二时钟信号CKVB的时钟信号线CKVL、和传送第一接地电压VSSl和第二接地电压VSS2的接地电压线(或低电平电压线)VSSL。
[0086]在本示例实施例中，驱动级SRCl到SRCn分别连接到栅极线GLl到GLn。驱动级SRCl到SRCn将栅极信号分别施加到栅极线GLl到GLn。在本示例实施例中，连接到驱动级SRCl到SRCn的栅极线可以是栅极线GLl到GLn当中的奇数编号的栅极线和偶数编号的栅极线。
[0087]驱动级SRCl到SRCn和伪驱动级SRCn+Ι中的每一个包括输出端OUT、进位端CR、输入端IN、控制端CT、时钟端CK、第一接地端(或第一低电平端)V1、第二接地端(或第二低电平端)V2和偏置电压端VB。
[0088]驱动级SRCl到SRCn中的每一个的输出端OUT连接到栅极线GLl到GLn中的相应栅极线。由驱动级SRCl到SRCn所生成的栅极信号GSl到GSn通过输出端OUT施加到栅极线GLl到GLn0
[0089]驱动级SRCl到SRCn中的每一个的进位端CR电连接到相应驱动级后面的下一驱动级的输入端IN。驱动级SRCl到SRCn中的每一个的进位端CR输出进位信号。
[0090]驱动级SRCl到SRCn和伪驱动级SRCn+Ι中的每一个的输入端IN从相应驱动级前面的前一驱动级接收进位信号。例如，第三驱动级SRC3的输入端IN接收从第二驱动级SRC2输出的进位信号。在驱动级SRCI到SRCn当中，第一驱动级SRCI的输入端IN接收启动栅极驱动电路100的操作的起始信号STV，而不是接收前一驱动级的进位信号。
[0091]驱动级SRCl到SRCn中的每一个的控制端CT电连接到相应驱动级后面的下一驱动级的进位端CR。驱动级SRCl到SRCn中的每一个的控制端CT接收相应驱动级后面的下一驱动级的进位信号。例如，第二驱动级SRC2的控制端CT接收从第三驱动级SRC3的进位端CR输出的进位信号。在本示例实施例中，驱动级SRCl到SRCn中的每一个的控制端CT可以电连接到相应驱动级后面的下一驱动级的输出端OUT。
[0092]驱动级SRCn的控制端CT接收从伪驱动级SRCn+1的进位端CR输出的进位信号。伪驱动级SRCn+Ι的控制端CT接收起始信号STV。
[0093]驱动级SRCl到SRCn中的每一个的时钟端CK接收第一时钟信号CKV或第二时钟信号CKVB。驱动级SRCl到SRCn当中的奇数编号的驱动级SRCl和SRC3的时钟端CK接收第一时钟信号CKV ο驱动级SRCI到SRCn当中的偶数编号的驱动级SRC2和SRCn的时钟端CK接收第二时钟信号CKVB。第一时钟信号CKV和第二时钟信号CKVB具有彼此不同的相位。
[0094]驱动级SRCl到SRCn中的每一个的第一接地端Vl接收第一接地电压VSSl，而且驱动级SRCl到SRCn中的每一个的第二接地端V2接收第二接地电压VSS2。在本示例实施例中，第一接地电压VSSl和第二接地电压VSS2具有彼此不同的电压电平，而且第二接地电压VSS2具有比第一接地电压VSSl低的电压电平。第一接地电压VSSl和第二接地电压VSS2可以是接地电压。根据一些实施例，第一接地电压VSSl和第二接地电压VSS2中的一者或二者可以是具有负值的负电压。
[0095]驱动级SRCl到SRCn中的每一个的偏置电压端VB接收反向偏置控制电压VBB。反向偏置控制电压VBB将在下面更详细地描述。
[0096]在根据本示例实施例的驱动级SRCI到SRCn中的每一个中，输出端OUT、输入端IN、进位端CR、控制端CT、时钟端CK、第一接地端VI和第二接地端V2中的一个被省略，或者另外的端被添加到驱动级SRCl到SRCn中的每一个。例如，第一接地端VI和第二接地端V2中的一个可以被省略。此外，可以改变驱动级SRCl到SRCn之间的连接关系。
[0097 ]图6是示出根据本发明的示例实施例的驱动级的电路图。
[0098]图6示出了图5所示的驱动级SRCl到SRCn当中的第k(k为正整数)驱动级SRCk。图5所示的驱动级SRCl到SRCn中的每一个可以具有与第k驱动级SRCk基本相同的电路图。
[0099]参考图6，第k驱动级SRCk包括第一输出部110、第二输出部120、控制部130、第一下拉部140和第二下拉部150。第一输出部110输出第k栅极信号Gk，而且第二输出部120输出第k进位信号CRk。第一下拉部140将输出端OUT降低到连接到第一接地端Vl的第一接地电压VSSl，而且第二下拉部150将进位端CR降低到连接到第二接地端V2的第二接地电压VSS2。控制部130控制第一输出部110、第二输出部120、第一下拉部140和第二下拉部150的操作。
[0100]第k驱动级SRCk的电路配置如下。
[0101]第一输出部110包括第一输出晶体管TRl。第一输出晶体管TRl包括连接到时钟端CK的输入电极、连接到第一节点NI的控制电极和输出第k栅极信号Gk的输出电极。
[0102]第二输出部120包括第二输出晶体管TR2。第二输出晶体管TR2包括连接到时钟端CK的输入电极、连接到第一节点NI的控制电极和输出第k进位信号CRk的输出电极。
[0103]如图5所示，驱动级SRCl到SRCn当中的驱动级SRCl，SRC3，...，SRCn-1和伪驱动级SRCn + Ι的时钟端CK接收第一时钟信号CKV。驱动级SRCI到SRCn当中的驱动级SRC2，SRC4，...，SRCn的时钟端CK接收第二时钟信号CKVB。时钟信号CKV和时钟信号CKVB是彼此互补的信号。即，时钟信号CKV和时钟信号CKVB具有约180度的相位差。
[0104]控制部130响应于从前一驱动级SRCk-1输出并施加到输入端IN的第(k-Ι)进位信号CRk-1而导通第一输出晶体管TRl和第二输出晶体管TR2。控制部130响应于从下一驱动级SRCk+Ι输出并施加到控制端CT的第(k+Ι)进位信号CRk+Ι而截止第一输出晶体管TRl和第二输出晶体管TR2。控制部130响应于通过时钟端CK提供的第一时钟信号CKV或第二时钟信号CKVB和施加到控制端CT的第(k+Ι)进位信号CRk+Ι而控制第一下拉部140和第二下拉部150。
[0105]控制部130包括第三晶体管TR3、第四晶体管TR4、第五晶体管TR5、第六晶体管TR6、第七晶体管TR7、第八晶体管TR8和第九晶体管TR9。第三晶体管TR3连接在输入端IN和第一节点NI之间，并且包括连接到输入端IN的控制电极。第四晶体管TR4连接在第一节点NI和第二接地端V2之间，并且包括连接到控制端CT的控制电极。
[0106]第五晶体管TR5连接在时钟端CK和第三节点N3之间，并且包括连接到时钟端CK的控制电极。第六晶体管TR6连接在时钟端CK和第二节点N2之间，并且包括连接到第三节点N3的控制电极。第七晶体管TR7连接在第三节点N3和第二接地端V2之间，并且包括连接到第二输出晶体管TR2的输出电极的控制电极。第八晶体管TR8连接在第二节点N2和第二接地端V2之间，并且包括连接到第二输出晶体管TR2的输出电极的控制电极。第九晶体管TR9连接在第一节点NI和第二接地端V2之间，并且包括连接到第二节点N2的控制电极。
[0107]第一下拉部140包括第十晶体管TRlO和第^^一晶体管TR11。第十晶体管TRlO连接在第一输出晶体管TRl的输出电极和第一接地端Vl之间，并且包括连接到第二节点N2的控制电极。第十一晶体管TRll连接在第一输出晶体管TRl的输出电极和第一接地端Vl之间，并且包括连接到控制端CT的控制电极。
[0108]第二下拉部150包括第十二晶体管TR12和第十三晶体管TR13。第十二晶体管TR12连接在第二输出晶体管TR2的输出电极和第二接地端V2之间，并且包括连接到控制端CT的控制电极。第十三晶体管TR13连接在第二输出晶体管TR2的输出电极和第二接地端V2之间，并且包括连接到第二节点N2的控制电极。
[0109]在图6所示的驱动级SRCk的晶体管TRl到TR13当中，第二输出晶体管TR2、第七晶体管TR7和第八晶体管TR8中的每一个是控制其阈值电压的四端晶体管。第二输出晶体管TR2、第七晶体管TR7和第八晶体管TR8中的每一个包括输入电极、输出电极和控制电极，并且还包括偏置控制电极。第二输出晶体管TR2、第七晶体管TR7和第八晶体管TR8中的每一个的偏置控制电极连接到偏置电压端VB。在图6中，第二输出晶体管TR2、第七晶体管TR7和第八晶体管TR8中的每一个是四端晶体管，但是它应当不限于此或不由此限制。也就是说，根据另一示例实施例，第二输出晶体管TR2、第七晶体管TR7和第八晶体管TR8中的至少一个可以是四端晶体管。根据另一实施例，晶体管TRl、TR3到TR6和TR9到TR13中的至少一个或每一个可以是四端晶体管。
[0110]图7是示出图6所示的第二输出晶体管TR2的截面图。第七晶体管TR7和第八晶体管TR8具有与图7中所示的第二输出晶体管TR2相同的结构。
[0111]参考图7，第二输出晶体管TR2包括连接到第一节点NI的控制电极GEG、与控制电极GEG重叠的有源部ALG、连接到时钟端CK的输入电极SEG和与输入电极SEG间隔开的输出电极DEG0
[0112]第二输出晶体管TR2布置在与参考图4描述的像素晶体管TR相同的第一基板DSl上。第一绝缘层10被安排在第一基板DSl上以覆盖控制电极GEG和存储线STL。第一绝缘层10包括无机材料和有机材料中的至少一者。第一绝缘层10是有机层或无机层。第一绝缘层10具有硅氮化物层和硅氧化物层的多层结构。
[0113]有源部ALG布置在第一绝缘层10上，以便与控制电极GEG重叠。有源部ALG包括半导体层和欧姆接触层。半导体层布置在第一绝缘层10上，并且欧姆接触层布置在半导体层上。
[0114]输出电极DEG和输入电极SEG布置在有源部ALG上。输出电极DEG和输入电极SEG彼此间隔开。输出电极DEG和输入电极SEG中的每一个与控制电极GEG部分地重叠。
[0115]第二绝缘层20布置在第一绝缘层10上，以覆盖有源部ALG、输出电极DEG和输入电极SEG。第二绝缘层20包括无机材料或有机材料。第二绝缘层20是有机层或无机层。第二绝缘层20具有硅氮化物层和硅氧化物层的多层结构。
[0116]第三绝缘层30布置在第二绝缘层20上。第三绝缘层30提供了平坦的(例如，平滑的、水平的或平面的)表面。第三绝缘层30包括有机材料。
[0117]背栅电极GEGB布置在第三绝缘层30上。第二输出晶体管TR2的阈值电压可以根据施加到背栅电极GEGB的反向偏置控制电压VBB而改变。
[0118]图8是示出根据施加到图7所示的第二输出晶体管TR2的背栅电极GEGB的偏置电压的阈值电压的变化的曲线图。
[0119]参考图8，当施加到第二输出晶体管TR2的背栅电极的反向偏置控制电压VBB的电压电平变得低于参考电压Vtg时，第二输出晶体管TR2的阈值电压正偏移。另外，当施加到第二输出晶体管TR2的背栅电极的反向偏置控制电压VBB的电压电平变得高于参考电压Vtg时，第二输出晶体管TR2的阈值电压负偏移。
[0120]当以OSG形式安装在图1所示的显示面板DP的非显示区域NDA上的栅极驱动电路100被长时间驱动时，图6所示的晶体管TRl到TRl2的阈值电压负偏移。特别地，第二输出晶体管TR2、第七晶体管TR7和第八晶体管TR8的阈值电压的变化对第k驱动级SRCk的操作产生影响。因此，当第二输出晶体管TR2、第七晶体管TR7和第八晶体管TR8中的每一个的阈值电压负偏移时，需要反向偏置控制电压VBB低于参考电压Vtg。
[0121]图9是示出图1所示的驱动控制器300的框图。
[0122]参考图9，驱动控制器300包括信号控制器310、电压发生器320和时钟发生器330。电压发生器320通过其电压输出端VOUT输出栅极导通电压V0N。时钟发生器330从电压发生器320接收栅极导通电压V0N，并且生成第一时钟信号CKV、第二时钟信号CKVB、第一接地电压VSSl和第二接地电压VSS2。由时钟发生器330生成的第一时钟信号CKV、第二时钟信号CKVB、第一接地电压VSSl和第二接地电压VSS2被施加到栅极驱动电路100。由时钟发生器330生成的第一时钟信号CKV和第二时钟信号CKVB中的每一个可以是在栅极导通电压VON和第二接地电压VSS2之间摆动的脉冲信号。例如，栅极导通电压约为10伏，第二接地电压VSS2约为-16伏，并且第一接地电压VSSl约为-13伏。
[0123]信号控制器310感测电压输出端VOUT的电流的变化，并且生成与感测的电流变化相对应的反向偏置控制电压VBB ο信号控制器310包括定时控制器311、数模转换器312、输出放大器313、模数转换器314和电流传感器315。
[0124]定时控制器311从外部源接收图像信号RGB和控制信号CTRL。控制信号CTRL包括垂直同步信号、水平同步信号、主时钟信号和数据使能信号等等。定时控制器311基于控制信号CTRL处理图像信号RGB，将适合于显示面板110的操作条件的数据信号DATA和第一控制信号CONTl施加到图1所示的数据驱动电路200，并且将起始信号STV施加到图1所示的栅极驱动电路100。第一控制信号CONTl包括水平同步起始信号、时钟信号和线锁存信号。定时控制器311可以根据显示面板110的像素PX11到PXnm的布置和显示面板110的显示频率来改变数据信号。定时控制器311还输出感测控制信号SEN_CTRL。
[0125]电流传感器315响应于来自定时控制器311的感测控制信号SEN_CTRL来感测电压输出端的电流变化，并且输出与感测的电流变化相对应的感测电压VSEN。
[0126]模数转换器314将来自电流传感器315的感测电压VSEN转换成数字感测信号VSEN_D，并且将数字感测信号VSEN_D施加到定时控制器311。定时控制器311输出与数字感测信号VSEN_D相对应的偏置电压信号BIAS_D。定时控制器311包括寄存器、查找表和存储器以存储与数字感测信号VSEN_D相对应的偏置电压信号BIAS_D。
[0127]定时控制器311在感测控制信号SEN_CTRL被输出之后经过了一时间(例如，预定时间)的时间点上，输出与向其施加的数字感测信号VSEN_D相对应的偏置电压信号BIAS_D。定时控制器311在其操作开始时输出与图8所示的参考电压VtgO相对应的偏置电压信号BIAS_D0
[0128]数模转换器312将从定时控制器311提供的偏置电压信号BIAS_DR换为模拟偏置电压信号BIAS_A。输出放大器313放大模拟偏置电压信号13]^5_4以输出反向偏置控制电压VBB0
[0129 ]图1O是示出图9所示的电流传感器315的电路图。
[0130]参考图10，电流传感器315包括晶体管MPl、MP2、MN1、电容器C、电阻器R、齐纳二极管Zl和接地的电流源CG。晶体管MPl连接在栅极导通电压VON和电流源CG之间。晶体管MP2连接在栅极导通电压VON和感测节点NSEN之间。晶体管MPl的控制电极和晶体管MP2的控制电极共同连接到电流源CG的一端。
[0131]齐纳二极管Zl连接在感测节点NSEN和接地电压之间。电容器C连接在感测节点NSEN和接地电压之间。晶体管MNl连接在感测节点NSEN和接地电压之间，并且包括连接到感测控制信号SEN_CTRL的控制电极。电阻器R连接在晶体管MNl的控制电极和接地电压之间。
[0132]图11是示出图10所示的电流传感器315的操作的更多细节的定时图。
[0133]参考图9、图10和图11，定时控制器311输出周期性地转变到低电平的感测控制信号SEN_CTRL。电压发生器320通过其输出端VOUT输出栅极导通电压V0N。从电压发生器320输出的栅极导通电压VON被保持在一电平(例如，预定电平)。
[0134]如参考图6和图7所描述的，当栅极驱动电路100被长时间在高温下驱动时，晶体管TRI到TRl 3的阈值电压负偏移。当晶体管TRl到TRl 3的阈值电压负偏移时，栅极-源极电压Vgs(在该电压下晶体管TRl到TR13被导通)被降低，因此通过晶体管TRl到TR13从时钟端CK流到第一接地端Vl或第二接地端V2的漏电流的量增加。
[0135]由于栅极驱动电路100中的漏电流增加，因此通过电压发生器320的电压输出端VOUT输出的电流量增加。因此，信号控制器310可以通过感测经电压发生器320的输出端VOUT输出的电流的变化，来检查栅极驱动电路100中的晶体管TRl到TR13的阈值电压是否偏移。
[0136]再次参考图10和图11，当以一电平(例如，预定电平)提供栅极导通电压VON时，流经晶体管MPl的电流Iqsg的量与流经晶体管MP2的电流Imirr的量基本相同。当感测控制信号SEN_CTRL处于高电平时，晶体管丽I导通而且感测节点NSEN的电压被放电到接地电压GND。因此，感测电压VSEN在感测控制信号SEN_CTRL处于高电平的时间期间被保持在接地电压GND0
[0137]当感测控制信号SEN_CTRL转变到低电平时，晶体管MNl截止。在这种情况下，取决于流经晶体管MP2的电流Imirr的量来确定感测节点NSEN的电压的增长速度。例如，当图6所示的晶体管TRl到TR13的阈值电压在正常范围内时，感测电压VSEN按照由图11中的实线表示的斜率从接地电压GND增加。
[0138]当晶体管TRl到TR13的阈值电压负偏移时，流经晶体管MP2的电流Imirr的量增加，并因此感测电压VSEN按照由图11中的虚线表示的斜率从接地电压GND增加。即，当从电压发生器320的电压输出端VOUT输出的电流的量增加时，感测电压VSEN的增加速度变得更快。当在感测控制信号SEN_CTRL转变到低电平之后经过了一时间(例如，预定时间)tl时，取决于晶体管TRl到TRl 3的阈值电压是否偏移来确定感测电压VSEN的电压电平。例如，当感测电压VSEN的电压电平是低于参考电平的第一电平VSl时，确定晶体管TRl到TRl 3的阈值电压是否在正常范围内。当感测电压VSEN的电压电平是高于参考电平的第二电平VS2时，确定晶体管TRl到TR13的阈值电压是否是负偏移。
[0139]图9所示的定时控制器311可以在感测控制信号SEN_CTRL转变到低电平之后经过了一时间量(例如，预定时间量)11时，响应于向其施加的数字感测信号VSEN_D来检查晶体管TRl到TR13的阈值电压是否偏移。当数字感测信号VSEN_D不在正常范围内时，定时控制器311输出偏置电压信号BIAS_D，以使得晶体管TRl到TR13的阈值电压偏移到正常范围(例如，预定正常范围)。反向偏置控制电压VBB通过数模转换器312和输出放大器313施加到栅驱动电路100。
[0140]再次参考图6，第二输出晶体管TR2、第七晶体管TR7和第八晶体管TR8响应于施加到背栅电极的反向偏置控制电压VBB来偏移阈值电压。因此，当栅极驱动电路100在高温下被长时间驱动时，负偏移的第二输出晶体管TR2、第七晶体管TR7和第八晶体管TR8的阈值电压可以返回到正常范围。因此，栅极驱动电路100的可靠性可以得到改善。
[0141]图12是示出根据本发明的另一示例实施例的驱动控制器400的框图。
[0142]参考图12，驱动控制器400包括信号控制器410、电压发生器420和时钟发生器430。电压发生器420通过其电压输出端VOUT输出栅极导通电压V0N。时钟发生器430从电压发生器420接收栅极导通电压V0N，并且生成第一时钟信号CKV、第二时钟信号CKVB、第一接地电压VSSl和第二接地电压VSS2。由时钟发生器430生成的第一时钟信号CKV、第二时钟信号CKVB、第一接地电压VSSl和第二接地电压VSS2被施加到栅极驱动电路100。由时钟发生器430生成的第一时钟信号CKV和第二时钟信号CKVB中的每一个可以是在栅极导通电压VON和第二接地电压VSS2之间摆动的脉冲信号。例如，栅极导通电压约为10伏，第二接地电压VSS2约为-16伏，而且第一接地电压VSSl约为-13伏。
[0143]信号控制器410感测电压输出端VOUT的电流的变化，并且生成与感测的电流变化相对应的第一反向偏置控制电压VBBl和第二反向偏置控制电压VBB2。信号控制器410包括定时控制器411、数模转换器412、输出放大器413、模数转换器414和电流传感器415。
[0144]定时控制器411从外部源接收图像信号RGB和控制信号CTRL。控制信号CTRL包括垂直同步信号、水平同步信号、主时钟信号和数据使能信号等等。定时控制器411基于控制信号CTRL处理图像信号RGB，将适合于显示面板110的操作条件的数据信号DATA和第一控制信号CONTl施加到图1所示的数据驱动电路200，并且将起始信号STV施加到图1所示的栅极驱动电路100。第一控制信号CONTl包括水平同步起始信号、时钟信号和线锁存信号。定时控制器411可以根据显示面板110的像素PXn到PX?的布置和显示面板110的显示频率来改变数据信号。定时控制器411还输出感测控制信号SEN_CTRL。
[0145]电流传感器415响应于来自定时控制器411的感测控制信号SEN_CTRL来感测时钟发生器430的第一电压输出端VOUTl和第二电压输出端V0UT2的电流变化，并且输出与感测的电流变化相对应的第一感测电压VSENl和第二感测电压VSEN2。
[0146]模数转换器414将来自电流传感器415的第一感测电压VSENl和第二感测电压VSEN2分别转换成第一数字感测信号VSEN_D1和第二数字感测信号VSEN_D2，并且将第一数字感测信号VSEN_D1和第二数字感测信号VSEN_D2施加到定时控制器411。定时控制器411输出分别与第一数字感测信号VSEN_D1和第二数字感测信号VSEN_D2相对应的第一偏置电压信号BIAS_D1和第二偏置电压信号BIAS_D2。定时控制器411包括寄存器、查找表和存储器以存储分别与第一数字感测信号VSEN_D1和第二数字感测信号VSEN_D2相对应的第一偏置电压信号BIAS_D1和第二偏置电压信号BIAS_D2。
[0147]定时控制器411在感测控制信号SEN_CTRL被输出之后经过了一时间(例如，预定时间)的时间点上，输出分别与向其施加的第一数字感测信号VSEN_D1和第二数字感测信号VSEN_D2相对应的第一偏置电压信号BIAS_D1和第二偏置电压信号BIAS_D2。
[0148]数模转换器412将从定时控制器411提供的第一偏置电压信号BIAS_D1和第二偏置电压信号BIAS_D2转换为第一模拟偏置电压信号BIAS_A1和第二模拟偏置电压信号BIAS_A2。输出放大器413放大第一模拟偏置电压信号BIAS_A1和第二模拟偏置电压信号BIAS_A2以输出第一反向偏置控制电压VBBl和第二反向偏置控制电压VBB2。
[0149]图13是示出根据本发明的另一示例实施例的驱动级SSRCk的电路图。
[0150]除了偏置电压端的数目外，图13所示的驱动级SSRCk具有与图6所示的驱动级SRCk相同的电路配置。图6所示的驱动级SRCk包括一个偏置电压端VB，但是图13所示的驱动级SSRCk包括第一偏置电压端VBl和第二偏置电压端VB2。此外，在图13所示的驱动级SSRCk中，除了第二输出晶体管TR2、第七晶体管TR7和第八晶体管TR8，第一输出晶体管TRl也是四端晶体管。
[0151]连接到被施加以第一接地电压VSSI的第一接地端Vl的第一输出晶体管TRl的阈值电压取决于通过第一偏置电压端VBl提供的第一反向偏置控制电压VBBl而改变。连接到被施加以第二接地电压VSS2的第二接地端V2的第二输出晶体管TR2、第七晶体管TR7和第八晶体管TR8的阈值电压取决于通过第二偏置电压端VB2提供的第二反向偏置控制电压VBB2而改变。
[0152]图12所示的信号控制器410感测第一电压输出端VOUTl的电流变化，并且输出与感测的电流变化相对应的第一反向偏置控制电压VBB1。此外，信号控制器410感测第二电压输出端V0UT2的电流变化，并且输出与感测的电流变化相对应的第二反向偏置控制电压VBB2。
[0153]S卩，连接到第一接地电压VSSl的第一输出晶体管TRl的阈值电压是取决于第一电压输出端VOUTl的电流变化设置的，并且连接到第二接地电压VSS2的第二输出晶体管TR2、第七晶体管TR7和第八晶体管TR8的阈值电压是取决于第二电压输出端V0UT2的电流变化设置的。如上所述，连接到不同接地电压的晶体管的阈值电压被独立地设置，因此驱动级SSRCk的可靠性得以改善。
[0154]虽然已经描述了本发明的一些示例实施例，但是应该理解的是，本发明不应限于这些示例实施例，而是可以由本领域普通技术人员在如所附权利要求及其等同定义的本发明的精神和范围之内做出各种改变和修改。
【主权项】
1.一种显示装置，包括: 显示面板，其包括分别连接到多个栅极线的多个像素； 栅极驱动电路，其包括被配置为将栅极信号施加到所述栅极线的多个驱动级； 电压发生器，其被配置为通过其电压输出端来输出栅极导通电压；以及信号控制器，其被配置为感测所述电压输出端的电流的变化以输出与感测的电流变化相对应的反向偏置控制电压，其中，所述驱动级中的每一个包括多个氧化物薄膜晶体管，而且所述氧化物薄膜晶体管中的至少一个是四端晶体管，其中所述四端晶体管的阈值电压受所述反向偏置控制电压控制。2.如权利要求1所述的显示装置，还包括时钟发生器，其被配置为接收所述栅极导通电压并且将至少一个时钟信号和至少一个低电平电压施加到所述栅极驱动电路。3.如权利要求2所述的显示装置，其中，所述栅极驱动电路还包括: 反向偏置电压信号线，其被配置为将所述反向偏置控制电压传送到所述驱动级中的每一个； 时钟信号线，其被配置为将所述至少一个时钟信号施加到所述驱动级中的每一个；以及 低电平电压线，其被配置为将所述至少一个低电平电压传送到所述驱动级中的每一个。4.如权利要求3所述的显示装置，其中，所述驱动级被配置为响应于所述反向偏置控制电压、所述至少一个时钟信号和所述至少一个低电平电压来输出所述栅极信号。5.如权利要求4所述的显示装置，其中，所述驱动级中的第k驱动级包括: 第一输出晶体管，其包括被配置为接收第一节点的输出控制信号的控制电极、被配置为接收所述至少一个时钟信号的输入电极、和被配置为输出第k栅极信号的输出电极； 第二输出晶体管，其包括被配置为接收所述第一节点的所述输出控制信号的控制电极、被配置为接收所述至少一个时钟信号的输入电极、和被配置为输出第k进位信号的输出电极；以及 控制器，其被配置为响应于所述至少一个时钟信号、从第(k-Ι)驱动级输出的第(k-1)进位信号和从第(k+1)驱动级输出的第(k+1)进位信号，将所述输出控制信号输出到所述第一节点， 其中，k是等于或大于2的自然数。6.如权利要求5所述的显示装置，其中，所述第一输出晶体管和所述第二输出晶体管中的至少一个是所述四端晶体管，其中所述四端晶体管的阈值电压是根据所述反向偏置控制电压而被控制的。7.如权利要求5所述的显示装置，其中，所述第k驱动级还包括: 第一下拉部，其在所述第一输出晶体管的所述输出电极和所述至少一个低电平电压之间，并且被配置为响应于第二节点的下拉控制信号和从所述第(k+Ι)驱动级输出的第(k+1)进位信号，将所述第一输出晶体管的所述输出电极下拉到所述至少一个低电平电压；以及第二下拉部，其在所述第二输出晶体管的所述输出电极和所述至少一个低电平电压之间，并且被配置为响应于所述第二节点的下拉控制信号和从所述第(k+Ι)驱动级输出的第(k+Ι)进位信号，将所述第二输出晶体管的所述输出电极下拉到所述至少一个低电平电压， 其中，所述控制器被配置为将所述下拉控制信号施加到所述第二节点。8.如权利要求7所述的显示装置，其中，从所述时钟发生器输出的所述至少一个低电平电压包括第一低电平电压和第二低电平电压，所述第一下拉部在所述第一输出晶体管的所述输出电极和所述第一低电平电压之间，并且所述第二下拉部在所述第二输出晶体管的所述输出电极和所述第二低电平电压之间。9.如权利要求8所述的显示装置，其中，所述第一低电平电压和所述第二低电平电压具有彼此不同的电压电平。10.如权利要求8所述的显示装置，其中，所述控制器包括: 第五晶体管，其在所述至少一个时钟信号和第三节点之间，并且包括被配置为接收所述至少一个时钟信号的控制电极； 第六晶体管，其在所述至少一个时钟信号和所述第二晶体管的所述输出端之间，并且包括连接到所述第三节点的控制电极； 第七晶体管，其在所述第三节点和所述第二低电平电压之间，并且包括连接到所述第二晶体管的所述输出电极的控制电极；以及 第八晶体管，其在所述第二节点和所述第二低电平电压之间，并且包括连接到所述第二晶体管的所述输出电极的控制电极。11.如权利要求10所述的显示装置，其中，所述第七晶体管和所述第八晶体管中的至少一个是所述四端晶体管，其中所述四端晶体管的阈值电压受所述反向偏置控制电压控制。12.如权利要求10所述的显示装置，其中，所述控制器还包括: 第三晶体管，其在从所述第(k-Ι)驱动级输出的所述第(k-Ι)进位信号和所述第一节点之间，并且包括被配置为接收所述第(k-Ι)进位信号的控制电极；以及 第四晶体管，其在所述第一节点和所述第二低电平电压之间，并且包括被配置为接收从所述第(k+Ι)驱动级输出的所述第(k+Ι)进位信号的控制电极。13.如权利要求8所述的显示装置，其中，所述第一下拉部包括: 第十晶体管，其在所述第一输出晶体管的所述输出电极和所述第一低电平电压之间，并且包括被配置为接收所述第二节点的所述下拉控制信号的控制电极；以及 第十一晶体管，其在所述第一输出晶体管的所述输出电极和所述第一低电平电压之间，并且包括被配置为接收从所述第(k+Ι)驱动级输出的所述第(k+Ι)进位信号的控制电极。14.如权利要求8所述的显示装置，其中，所述第二下拉部包括: 第十二晶体管，其在所述第二输出晶体管的所述输出电极和所述至少一个低电平电压之间，并且包括被配置为接收所述第二节点的所述下拉控制信号的控制电极；以及 第十三晶体管，其在所述第二输出晶体管的所述输出电极和所述至少一个低电平电压之间，并且包括被配置为接收从所述第(k+Ι)驱动级输出的所述第(k+Ι)进位信号的控制电极。15.如权利要求1所述的显示装置，其中，所述信号控制器包括: 电流传感器，其被配置为感测所述电压输出端的所述电流变化，以输出与感测的电流变化相对应的感测电压； 模数转换器，其被配置为将所述感测电压转换为数字感测信号； 定时控制器，其被配置为响应于所述数字感测信号来输出偏置电压信号； 数模转换器，其被配置为将所述偏置电压信号转换为模拟偏置电压信号；以及 输出放大器，其被配置为将所述模拟偏置电压信号转换为所述反向偏置控制电压。16.如权利要求15所述的显示装置，其中，所述定时控制器还被配置为输出被周期性激活的感测控制信号，而且所述电流传感器被配置为输出与所述感测控制信号同步的所述感测电压。17.如权利要求16所述的显示装置，其中，所述定时控制器被配置为当在所述感测控制信号被输出之后经过了预定时间时，响应于向所述定时控制器施加的所述数字感测信号来输出所述偏置电压信号。18.—种显示装置，包括: 显示面板，其包括分别连接到多个栅极线的多个像素； 电压发生器，其被配置为通过其电压输出端来输出栅极导通电压； 时钟发生器，其被配置为接收所述栅极导通电压，并且包括被配置为输出至少一个时钟信号的时钟输出端和被配置为输出第一低电平电压的第一低电平电压输出端； 栅极驱动电路，其包括多个驱动级，每个驱动级被配置为接收所述至少一个时钟信号和所述第一低电平电压以便将栅极信号施加到所述栅极线；以及 信号控制器，其被配置为感测所述第一低电平电压输出端的电流的变化并且被配置为输出与感测的电流变化相对应的反向偏置控制电压，其中，所述驱动级中的每一个包括多个氧化物薄膜晶体管，而且所述氧化物薄膜晶体管中的至少一个是四端晶体管，其中所述四端晶体管的阈值电压受所述反向偏置控制电压控制。19.如权利要求18所述的显示装置，其中，所述信号控制器包括: 电流传感器，其被配置为感测所述低电平电压输出端的电流变化，并且输出与感测的电流变化相对应的感测电压； 模数转换器，其被配置为将所述感测电压转换为数字感测信号； 定时控制器，其被配置为响应于所述数字感测信号来输出偏置电压信号； 数模转换器，其被配置为将所述偏置电压信号转换为模拟偏置电压信号；以及 输出放大器，其被配置为将所述模拟偏置电压信号转换为所述反向偏置控制电压。20.如权利要求19所述的显示装置，其中，所述定时控制器还被配置为输出被周期性激活的感测控制信号，而且所述电流传感器被配置为输出与所述感测控制信号同步的所述感测电压。
【文档编号】G09G3/00GK105845060SQ201610059780
【公开日】2016年8月10日
【申请日】2016年1月28日
【发明人】尹铢浣, 高俊哲, 尹宁秀, 柳凤铉
【申请人】三星显示有限公司