基于ltps半导体薄膜晶体管的goa电路的制作方法
【专利摘要】本发明提供的基于LTPS半导体薄膜晶体管的GOA电路，引入了第九薄膜晶体管调整第二节点P(n)对应的电压的高低电平。采用第九薄膜晶体管的栅极和源极均电性连接于第二节点P(n)，漏极电性连接于第二时钟信号；或者采用第九薄膜晶体管的栅极电性连接于第四时钟信号，源极电性连接于第二节点P(n)，漏极电性连接于第二时钟信号；能够在输出端G(n)保持低电平的阶段，按一定频率拉低第二节点P(n)的电平，有效避免了第二节点P(n)长时间处于高电平，防止因第四与第七薄膜晶体管长T4、T7时间工作引起的阈值电压偏移问题，提升GOA电路的稳定性。
【专利说明】
基于LTPS半导体薄膜晶体管的GOA电路
技术领域
[0001]本发明涉及液晶显示领域，尤其是涉及一种可以提升GOA电路稳定性的基于LTPS半导体薄膜晶体管的GOA电路。
【背景技术】
[0002]GOA(Gate Driver on Array，集成在阵列基板上的行扫描)技术，是利用现有TFT-LCD(Thin Film Transistor-Liquid Crystal Display，薄膜晶体管液晶显不器)阵列制程将Gate行扫描驱动电路制作在阵列基板上，实现对Gate逐行扫描的驱动方式的一项技术。GOA技术能减少外接IC(Integrated Circuit，集成电路板)的焊接(bonding)工序，有机会提升产能并跳变产品成本，而且可以使液晶显示面板更适合制作窄边框或无边框的显示产品O
[0003]随着低温多晶娃(Low Temperature Poly_silicon，LTPS)半导体薄膜晶体管的发展，LTPS-TFT液晶显示器也越来越受关注，LTPS-TFT液晶显示器具有高分辨率、反应速度快、高亮度、高开口率等优点。而且由于LTPS半导体本身具有超高载流子迀移率的特性，可以采用GOA技术将栅极驱动器制作在薄膜晶体管阵列基板上，达到系统整合的目标、节省空间及驱动IC的成本。为了保证输出端G(n)点的稳定，都会引入Q(n)、P(n)两节点，Q(n)点为用于控制栅极驱动信号输出的点;P(n)点为用于维持Q(n)点及输出端G(n)点低电平的稳定点，而Q(n)、P(n)两节点之间多为相互牵制的关系。
[0004]参考图1，现有的基于LTPS半导体薄I旲晶体管的GOA电路的不意图。所述的GOA电路包括级联的多个GOA单元，设η为正整数，第η级GOA单元包括:第一薄膜晶体管Tl，其栅极电性连接于第一时钟信号CKl，源极电性连接于上一级第η-1级GOA单元的输出端G(n-l)，漏极电性连接于第三节点H(n);第二薄膜晶体管T2，其栅极电性连接于第一节点Q(n)，源极电性连接于第二时钟信号CK2，漏极电性连接于输出端G(n);第三薄膜晶体管T3，其栅极电性连接于第三时钟信号CK3，源极电性连接于下一级第n+1级GOA单元的输出端G(n+1)，漏极电性连接于第三节点H(n);第四薄膜晶体管T4，其栅极电性连接于第二节点P(n)，源极电性连接于恒压低电平VGL，漏极电性连接于输出端G(n);第五薄膜晶体管T5，其栅极电性连接于恒压高电平VGH，源极电性连接于第三节点H(n)，漏极电性连接于第一节点Q(n);第六薄膜晶体管T6，其栅极电性连接于第三节点H(n)，源极电性连接于恒压低电平VGL，漏极电性连接于第二节点P(n);第七薄膜晶体管T7，其栅极电性连接于第二节点P(n)，源极电性连接于恒压低电平VGL，漏极电性连接于第一节点Q(n);第八薄膜晶体管T8，其栅极与源极均电性连接于第二时钟信号CK2，漏极电性连接于第二节点P(n);第十薄膜晶体管T10，其栅极电性连接于第四时钟信号CK4，源极电性连接于恒压低电平VGL，漏极电性连接于输出端G(n);第一电容Cl，其一端电性连接于第一节点Q(n)，另一端电性连接于输出端G(n);第二电容C2，其一端电性连接于第二节点P(n)，另一端电性连接于恒压低电平VGL。
[0005]图1所示的GOA电路既可以正向扫描也可以反向扫描，正、反向扫描的工作过程类似。结合图1与图2，以正向扫描为例进行说明，其中，图2为图1所示现有的基于LTPS半导体薄膜晶体管的GOA电路的正向扫描时序图。在正向扫描时，其工作过程为:阶段I，预充电:G(n-1)与CKl同时提供高电平，Tl导通，T5栅极接恒压高电平VGH因此T5—直处于导通的状态，第三节点H(n)被预充电至高电平，T6导通;第三节点H(n)与第一节点Q(n)的电平始终相同，第一节点Q(n)被预充电至高电平，第二节点P(n)被拉低，T4、T7截止。阶段2，输出端G(n)输出高电平:G(n-l)与CKl跳变为低电平，CK2提供高电平;第一节点Q(n)因第一电容Cl的存储作用保持高电平，T2导通，CK2的高电平输出到输出端G(n)，从而输出端G(n)输出高电平，并使得第一节点Q(n)被抬升至更高的电平。阶段3，输出端G(n)输出低电平:CK3与G(n+1)同时提供高电平，第一节点Q (η)被保持在高电平;CK2跳变为低电平，CK2的低电平输出到输出端G(n)，从而输出端G(n)输出低电平。阶段4，第一节点Q(n)拉低到恒压低电平VGL = CKl再次提供高电平，G(n-l)保持低电平，Tl导通拉低第一节点Q(n)至恒压低电平VGL，T6截止。阶段5，第一节点Q(n)及输出端G(n)低电平维持阶段:CK2跳变为高电平，T8导通，第二节点P(n)被充电至高电平，T4、T7导通，分别继续拉低第一节点Q(n)及输出端G(n)至恒压低电平VGL，在第二电容C2的存储作用下，第二节点P(n)持续保持高电平，T4、T7在一帧时间内一直导通，保持第一节点Q(n)及输出端G(n)的低电平。
[0006]在上述现有的GOA电路中，由于第二节点P(n)—直处于高电平的状态，也就是T4、T7—直处于导通的状态。T4、T7长时间工作，会造成T4、T7这两个关键薄膜晶体管发生阈值电压偏移(Vth Shift )，造成电路的稳定能力下降，从而引起GOA电路输出异常。
[0007]因此，亟需提供一种新的GOA电路，以提升GOA电路的稳定性。
【发明内容】
[0008]本发明的目的在于，提供一种基于LTPS半导体薄膜晶体管的GOA电路，与现有的基于LTPS半导体薄膜晶体管的G0A电路相比，可以避免第二节点P(n)长时间处于高电平，防止因第四与第七薄膜晶体管长T4、T7时间工作引起的阈值电压偏移问题，提升GOA电路的稳定性，提尚液晶面板显不品质。
[0009]为实现上述目的，本发明提供了一种基于LTPS半导体薄膜晶体管的GOA电路，包括:级联的多个GOA单元，每一级GOA单元均包括扫描控制模块、输出模块、下拉模块以及节点控制模块;设η为正整数，除第一级与最后一级GOA单元以外，在第η级GOA单元中:所述扫描控制模块包括:第一薄膜晶体管、第三薄膜晶体管以及第五薄膜晶体管;所述第一薄膜晶体管的栅极电性连接于第一时钟信号，源极电性连接于上一级第η-1级GOA单元的输出端GU-1)，漏极电性连接于第三节点；所述第三薄膜晶体管的栅极电性连接于第三时钟信号，源极电性连接于下一级第n+1级GOA单元的输出端G(n+1)，漏极电性连接于所述第三节点；所述第五薄膜晶体管的栅极电性连接于恒压高电平，源极电性连接于所述第三节点，漏极电性连接于第一节点;所述输出模块包括:第二薄膜晶体管以及第一自举电容;所述第二薄膜晶体管的栅极电性连接于所述第一节点，源极电性连接于第二时钟信号，漏极电性连接于输出端G(n);所述第一自举电容的一端电性连接于所述第一节点，另一端电性连接于所述输出端G(n);所述下拉模块包括:第四薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第十薄膜晶体管以及第二自举电容;所述第四薄膜晶体管的栅极电性连接于第二节点，源极电性连接于恒压低电平，漏极电性连接于所述输出端G(n);所述第六薄膜晶体管的栅极电性连接于所述第三节点，源极电性连接于所述恒压低电平，漏极电性连接于所述第二节点；所述第七薄膜晶体管的栅极电性连接于所述第二节点，源极电性连接于所述恒压低电平，漏极电性连接于所述第一节点；所述第八薄膜晶体管的栅极和源极均电性连接于所述第二时钟信号，漏极电性连接于所述第二节点；所述第十薄膜晶体管的栅极电性连接于第四时钟信号，源极电性连接于所述恒压低电平，漏极电性连接于所述输出端G(η);所述第二自举电容的一端电性连接于所述第二节点，另一端电性连接于所述恒压低电平；以及所述节点控制模块电性连接所述第二时钟信号和所述第二节点，用于根据所述第二时钟信号控制所述第二节点在高低电平间转换。
[0010]本发明的优点在于，本发明提供的基于LTPS半导体薄膜晶体管的GOA电路，引入了第九薄膜晶体管调整第二节点Ρ(η)对应的电压的高低电平。采用第九薄膜晶体管的栅极和源极均电性连接于第二节点PU)，漏极电性连接于第二时钟信号；或者采用第九薄膜晶体管的栅极电性连接于第四时钟信号，源极电性连接于第二节点PU)，漏极电性连接于第二时钟信号;能够在输出端G(n)保持低电平的阶段，按一定频率拉低第二节点Ρ(η)的电平，有效避免了第二节点Ρ(η)长时间处于高电平，防止因第四与第七薄膜晶体管长Τ4、Τ7时间工作引起的阈值电压偏移问题，提升GOA电路的稳定性，以适用高解析度的液晶面板设计。本发明所提供的GOA电路可应用于手机，显示器，电视的栅极驱动领域。
【附图说明】
[0011]图1为现有的基于LTPS半导体薄膜晶体管的GOA电路的示意图；
[0012]图2为图1所示现有的基于LTPS半导体薄膜晶体管的GOA电路的正向扫描时序图；
[0013]图3，本发明所述的基于LTPS半导体薄膜晶体管的GOA电路一实施例的示意图；
[0014]图4为图3所示本发明的基于LTPS半导体薄膜晶体管的GOA电路的正向扫描时序图；
[0015]图5为图3所示本发明的基于LTPS半导体薄膜晶体管的GOA电路的反向扫描时序图；
[0016]图6，本发明所述的基于LTPS半导体薄膜晶体管的GOA电路另一实施例的示意图；
[0017]图7为图6所示本发明的基于LTPS半导体薄膜晶体管的GOA电路的正向扫描时序图；
[0018]图8为图6所示本发明的基于LTPS半导体薄膜晶体管的GOA电路的反向扫描时序图。
【具体实施方式】
[0019]下面结合附图对本发明提供的基于LTPS半导体薄膜晶体管的GOA电路做详细说明。
[0020]参考图3，本发明所述的基于LTPS半导体薄膜晶体管的GOA电路一实施例的示意图。所述的GOA电路包括:级联的多个GOA单元，每一级GOA单元均包括扫描控制模块32、输出模块34、下拉模块36以及节点控制模块38。
[0021]设η为正整数，除第一级与最后一级GOA单元以外，在第η级GOA单元中:所述扫描控制模块32包括:第一薄膜晶体管Tl、第三薄膜晶体管Τ3以及第五薄膜晶体管Τ5;所述输出模块34包括:第二薄膜晶体管Τ2以及第一自举电容Cl;所述下拉模块36包括:第四薄膜晶体管T4、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第十薄膜晶体管TlO以及第二自举电容C2。
[0022]在所述扫描控制模块32中:第一薄膜晶体管Tl的栅极电性连接于第一时钟信号CKl，源极电性连接于上一级第η-1级GOA单元的输出端G(n-l)，漏极电性连接于第三节点H(η);第三薄膜晶体管T3的栅极电性连接于第三时钟信号CK3，源极电性连接于下一级第n+1级GOA单元的输出端G(n+1)，漏极电性连接于第三节点H(n);第五薄膜晶体管T5的栅极电性连接于恒压高电平VGH，源极电性连接于第三节点H(n)，漏极电性连接于第一节点Q(n)。
[0023]在所述输出模块34中:第二薄膜晶体管T2的栅极电性连接于第一节点Q(n)，源极电性连接于第二时钟信号CK2，漏极电性连接于输出端G (η);第一自举电容CI的一端电性连接于第一节点Q(n)，另一端电性连接于输出端G(n)。
[0024]在所述下拉模块36中:第四薄膜晶体管T4的栅极电性连接于第二节点P(n)，源极电性连接于恒压低电平VGL，漏极电性连接于输出端G(n);第六薄膜晶体管T6的栅极电性连接于第三节点H(n)，源极电性连接于恒压低电平VGL，漏极电性连接于第二节点P(n);第七薄膜晶体管T7的栅极电性连接于第二节点P(n)，源极电性连接于恒压低电平VGL，漏极电性连接于第一节点Q(n);第八薄膜晶体管T8的栅极和源极均电性连接于第二时钟信号CK2，漏极电性连接于第二节点P(n);第十薄膜晶体管TlO的栅极电性连接于第四时钟信号CK4，源极电性连接于恒压低电平VGL，漏极电性连接于输出端G (η);第二自举电容C2的一端电性连接于第二节点Ρ(η)，另一端电性连接于恒压低电平VGL。
[0025]所述节点控制模块38电性连接第二时钟信号CK2和第二节点Ρ(η)，用于根据第二时钟信号CK2控制第二节点Ρ(η)在高低电平间转换。
[0026]在本实施例中，所述节点控制模块包括:第九薄膜晶体管T9，第九薄膜晶体管T9的栅极和源极均电性连接于第二节点Ρ(η)，漏极电性连接于第二时钟信号CK2。在输出端G(n)保持低电平的阶段，第二节点P(n)的电平随着第二时钟信号CK2跳变成高电平而发生同样的高电平跳变，并随着第二时钟信号CK2跳变成低电平而下降至低电平。
[0027]具体的，本发明所述的各个薄膜晶体管均为低温多晶硅半导体薄膜晶体管。
[0028]具体的，所述的GOA电路的四条时钟信号:所述第一时钟信号CK1、所述第二时钟信号CK2、所述第三时钟信号CK3和所述第四时钟信号CK4的脉冲是依序轮流输出，且互不重置。
[0029]特别地，在第一级GOA单元中，第一薄膜晶体管Tl的源极电性连接于电路起始信号STV;在最后一级GOA单元中，第三薄膜晶体管T3的源极电性连接于电路起始信号STV。本发明所述的基于LTPS半导体薄膜晶体管的GOA电路既可以从第一级向最后一级逐级进行正向扫描，也可以从最后一级向第一级逐级进行反向扫描。其中，在正向扫描时，首先向第一级GOA单元中的第一薄膜晶体管Tl提供第一条时钟信号(S卩CKl为高电平)和电路起始信号STV;也即正向扫描时，与所述第一薄膜晶体管Tl电性连接的第一时钟信号CKl和上一级第η-1级GOA单元的输出端G(n-l)同时提供高电平。反向扫描时，首先向最后一级GOA单元中的第三薄膜晶体管T3提供第一条时钟信号(即CK3为高电平)和电路起始信号STV;也即反向扫描时，与所述第三薄膜晶体管电性连接的第三时钟信号CK3和下一级第n+1级GOA单元的输出端G(n+1)同时提供高电平。
[0030]本发明所述的基于LTPS半导体薄膜晶体管的GOA电路，无论是在正向扫描时还是反向扫描时，均能够按一定频率拉低第二节点P(n)的电平。
[0031]参考图4，其为图3所示本发明的基于LTPS半导体薄膜晶体管的GOA电路的正向扫描时序图。在正向扫描时，其工作过程为:
[0032]阶段1、预充电:时钟信号CKl与输出端G(n-l)均提供高电平，时钟信号CK2、CK3、CK4均提供低电平，输出端G(n+1)也提供低电平;第一薄膜晶体管Tl受时钟信号CKl的控制导通，第三节点H(n)被预充电至高电平，受第三节点H(n)控制的第六薄膜晶体管T6导通;第五薄膜晶体管T5受恒压高电平VGH的控制始终导通，故第三节点H(n)与第一节点Q(n)的电平始终相同，第一节点Q(n)被预充电至高电平;第二节点P(n)被拉低至恒压低电平VGL，受第二节点P (η)控制的第四、第七薄膜晶体管Τ4、Τ7截止。
[0033]阶段2、输出端G(n)输出高电平:时钟信号CKl与输出端G(n-l)均跳变为低电平，时钟信号CK2提供高电平，时钟信号CK3、CK4和输出端G(n+1)仍提供低电平;第一节点Q(n)因第一自举电容Cl的存储作用保持高电平;第二薄膜晶体管T2导通，时钟信号CK2的高电平输出到输出端G(n)，从而输出端G(n)输出高电平，并使得第一节点Q(n)被抬升至更高的电平，第六薄膜晶体管T6仍导通;第二节点P(n)保持恒压低电平VGL，受第二节点P(n)控制的第四、第七薄膜晶体管T4、T7仍截止。
[0034]阶段3、输出端G(n)输出低电平:时钟信号CK2跳变为低电平，时钟信号CK3与输出端G(n+1)均提供高电平，时钟信号CK1、CK4及输出端G(n-l)仍提供低电平;受时钟信号CK3控制的第三薄膜晶体管T3导通;第一节点Q(n)保持高电平，第二、第六薄膜晶体管T2、T6仍导通;第二节点Ρ(η)仍保持恒压低电平VGL，受第二节点Ρ(η)控制的第四、第七薄膜晶体管Τ4、Τ7仍截止；由于第二薄膜晶体管Τ2仍导通，时钟信号CK2的低电平输出到输出端G(n)，从而输出端G(n)输出低电平。
[0035]阶段4，第一节点Q(n)拉低到恒压低电平VGL:时钟信号CKl再次提供高电平，时钟信号CK2、CK3、CK4和输出端G(n-l)提供低电平;受时钟信号CKl控制的第一薄膜晶体管Tl导通，拉低第一节点Q(n)至恒压低电平VGL，使得第二、第六薄膜晶体管T2、T6截止。
[0036]阶段5、第一节点Q(n)及输出端G(n)低电平维持阶段:时钟信号CKl跳变为低电平，时钟信号CK2提供高电平，时钟信号CK3、CK4和输出端G(n-l)、G(n+l)提供低电平;第八薄膜晶体管T8导通，第二节点P(n)被充电至高电平，第四、第七薄膜晶体管T4、T7导通，使得第一节点Q(n)及输出端G(n)保持低电平;在第二自举电容C2的存储作用下，第二节点Ρ(η)持续保持高电平；当时钟信号CK2由高电平跳变成低电平时，而此时由于第二节点Ρ(η)是高电平，第九薄膜晶体管T9会处于导通的状态，时钟信号CK2的低电平会一定程度上将第二节点Ρ(η)拉低。由于第二自举电容C2的存储作用，第二节点Ρ(η)会在时钟信号CK2跳变成低电平时延迟一端时间后呈直线下降至低电平。即在输出端G(n)保持低电平的阶段，第二节点PU)的电平随着时钟信号CK2跳变成高电平而发生同样的高电平跳变，并随着时钟信号CK2跳变成低电平而下降至低电平。
[0037]相比于现有技术中第二节点P(n)长时间保持高电平，第四、第七薄膜晶体管T4、T7在一帧时间内一直导通，本发明提供的基于LTPS薄膜晶体管的GOA电路在阶段5中第二节点PU)按一定频率被拉低，有效避免了第二节点Ρ(η)长时间处于高电平，防止因第四、第七薄膜晶体管Τ4、Τ7长时间工作引起的阈值电压偏移问题，提升GOA电路的稳定性。
[0038]参考图5，其为图3所示本发明的基于LTPS半导体薄膜晶体管的GOA电路的反向扫描时序图，由于正、反向扫描的工作过程类似，以下简述反向扫描的工作过程。在反向扫描时，其工作过程为:
[0039]阶段1、预充电:时钟信号CK3与输出端G(n+1)均提供高电平，第三薄膜晶体管T3受时钟信号CK3的控制导通，第三节点H(n)被预充电至高电平，受第三节点H(n)控制的第六薄膜晶体管T6导通;第五薄膜晶体管T5受恒压高电平VGH的控制始终导通，故第三节点H(n)与第一节点Q(n)的电平始终相同，第一节点Q(n)被预充电至高电平;第二节点P(n)被拉低至恒压低电平VGL，第四、第七薄膜晶体管T4、T7截止。
[0040]阶段2、输出端G(n)输出高电平:时钟信号CK2提供高电平，第一节点Q(n)因第一自举电容Cl的存储作用保持高电平，第二薄膜晶体管T2导通，时钟信号CK2的高电平输出到输出端G(n)，从而输出端G(n)输出高电平，并使得第一节点Q(n)被抬升至更高的电平。
[0041 ]阶段3、输出端G (η)输出低电平:时钟信号CK2跳变为低电平，时钟信号CKl与输出端G(n-l)均提供高电平，第一节点Q(n)仍为高电平，第二薄膜晶体管Τ2仍导通，时钟信号CK2的低电平输出到输出端G(n)，从而输出端G(n)输出低电平。
[0042]阶段4，第一节点Q(n)拉低到恒压低电平VGL:时钟信号CK3再次提供高电平，输出端G(n+1)提供低电平;第三薄膜晶体管T3导通，拉低第一节点Q(n)至恒压低电平VGL。
[0043]阶段5、第一节点Q(n)及输出端G(n)低电平维持阶段:时钟信号CK3跳变为低电平，时钟信号CK2提供高电平;第八薄膜晶体管T8导通，第二节点P(n)被充电至高电平，第四、第七薄膜晶体管T4、T7导通，使得第一节点Q (η)及输出端G (η)保持低电平;在第二自举电容C2的存储作用下，第二节点Ρ(η)持续保持高电平；当时钟信号CK2由高电平跳变成低电平时，而此时由于第二节点Ρ(η)是高电平，第九薄膜晶体管T9会处于导通的状态，时钟信号CK2的低电平会一定程度上将第二节点PU)拉低。由于第二自举电容C2的存储作用，第二节点P(η)会在时钟信号CK2跳变成低电平时延迟一端时间后呈直线下降至低电平。即在输出端G(η)保持低电平的阶段，第二节点Ρ(η)的电平随着时钟信号CK2跳变成高电平而发生同样的高电平跳变，并随着时钟信号CK2跳变成低电平而下降至低电平。
[0044]相比于现有技术中第二节点Ρ(η)长时间保持高电平，第四、第七薄膜晶体管Τ4、Τ7在一帧时间内一直导通，本发明提供的基于LTPS薄膜晶体管的GOA电路在阶段5中第二节点PU)按一定频率被拉低，有效避免了第二节点Ρ(η)长时间处于高电平，防止因第四、第七薄膜晶体管Τ4、Τ7长时间工作引起的阈值电压偏移问题，提升GOA电路的稳定性。
[0045]参考图6，本发明所述的基于LTPS半导体薄膜晶体管的GOA电路另一实施例的示意图。与图3所示实施例的不同之处在于，在本实施例中，在所述节点控制模块38中，第九薄膜晶体管T9的栅极电性连接于第四时钟信号CK4，源极电性连接于第二节点Ρ(η)，漏极电性连接于第二时钟信号CK2。在本实施例中，在所述输出端G(n)保持低电平的阶段，第二节点P(η)的电平随着第二时钟信号CK2跳变成高电平而发生同样的高电平跳变，并随着第四时钟信号CK4跳变成高电平而发生低电平跳变。
[0046]图7是图6所示本发明的基于LTPS半导体薄膜晶体管的GOA电路的正向扫描时序图；图7与图4的差异在于，在输出端G(n)保持低电平的阶段，第二节点Ρ(η)的电平随着第四时钟信号CK4跳变成高电平而发生低电平跳变，但是本领域技术人员可依据图3、图6所揭示的GOA电路单元中第九薄膜晶体管T9的连接关系了解两者的时序差异，在此不另赘述。
[0047]图8是图6所示本发明的基于LTPS半导体薄膜晶体管的GOA电路的反向扫描时序图；图8与图5的差异在于，在输出端G(n)保持低电平的阶段，第二节点P(n)的电平随着第四时钟信号CK4跳变成高电平而发生低电平跳变，但是本领域技术人员可依据图3、图6所揭示的GOA电路单元中第九薄膜晶体管T9的连接关系了解两者的时序差异，在此不另赘述。
[0048]综上所述，本发明提供的基于LTPS半导体薄膜晶体管的GOA电路，引入了第九薄膜晶体管调整第二节点P(n)对应的电压的高低电平。采用第九薄膜晶体管的栅极和源极均电性连接于第二节点P(n)，漏极电性连接于第二时钟信号;或者采用第九薄膜晶体管的栅极电性连接于第四时钟信号，源极电性连接于第二节点P(n)，漏极电性连接于第二时钟信号；能够在输出端G(n)保持低电平的阶段，按一定频率拉低第二节点P(n)的电平，有效避免了第二节点P(n)长时间处于高电平，防止因第四与第七薄膜晶体管长T4、T7时间工作引起的阈值电压偏移问题，提升GOA电路的稳定性，以适用高解析度的液晶面板设计。本发明所提供的GOA电路可应用于手机，显示器，电视的栅极驱动领域。
[0049]以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【主权项】
1.一种基于LTPS半导体薄膜晶体管的GOA电路，其特征在于，包括:级联的多个GOA单元，每一级GOA单元均包括扫描控制模块、输出模块、下拉模块以及节点控制模块;设η为正整数，除第一级与最后一级GOA单元以外，在第η级GOA单元中: 所述扫描控制模块包括:第一薄膜晶体管、第三薄膜晶体管以及第五薄膜晶体管;所述第一薄膜晶体管的栅极电性连接于第一时钟信号，源极电性连接于上一级第η-1级GOA单元的输出端G(n-l)，漏极电性连接于第三节点；所述第三薄膜晶体管的栅极电性连接于第三时钟信号，源极电性连接于下一级第n+1级GOA单元的输出端G(n+1)，漏极电性连接于所述第三节点;所述第五薄膜晶体管的栅极电性连接于恒压高电平，源极电性连接于所述第三节点，漏极电性连接于第一节点； 所述输出模块包括:第二薄膜晶体管以及第一自举电容;所述第二薄膜晶体管的栅极电性连接于所述第一节点，源极电性连接于第二时钟信号，漏极电性连接于输出端G(n); 所述第一自举电容的一端电性连接于所述第一节点，另一端电性连接于所述输出端G(η)； 所述下拉模块包括:第四薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第十薄膜晶体管以及第二自举电容;所述第四薄膜晶体管的栅极电性连接于第二节点，源极电性连接于恒压低电平，漏极电性连接于所述输出端G(n);所述第六薄膜晶体管的栅极电性连接于所述第三节点，源极电性连接于所述恒压低电平，漏极电性连接于所述第二节点;所述第七薄膜晶体管的栅极电性连接于所述第二节点，源极电性连接于所述恒压低电平，漏极电性连接于所述第一节点；所述第八薄膜晶体管的栅极和源极均电性连接于所述第二时钟信号，漏极电性连接于所述第二节点；所述第十薄膜晶体管的栅极电性连接于第四时钟信号，源极电性连接于所述恒压低电平，漏极电性连接于所述输出端G(n);所述第二自举电容的一端电性连接于所述第二节点，另一端电性连接于所述恒压低电平；以及 所述节点控制模块电性连接所述第二时钟信号和所述第二节点，用于根据所述第二时钟信号控制所述第二节点在高低电平间转换。2.如权利要求1所述的GOA电路，其特征在于，所述节点控制模块包括:第九薄膜晶体管，所述第九薄膜晶体管的栅极和源极均电性连接于所述第二节点，漏极电性连接于所述第二时钟信号。3.如权利要求2所述的GOA电路，其特征在于，在所述输出端G(n)保持低电平的阶段，所述第二节点的电平随着所述第二时钟信号跳变成高电平而发生同样的高电平跳变，并随着所述第二时钟信号跳变成低电平而下降至低电平。4.如权利要求1所述的GOA电路，其特征在于，所述节点控制模块包括:第九薄膜晶体管，所述第九薄膜晶体管的栅极电性连接于所述第四时钟信号，源极电性连接于所述第二节点，漏极电性连接于所述第二时钟信号。5.如权利要求4所述的GOA电路，其特征在于，在所述输出端G(n)保持低电平的阶段，所述第二节点的电平随着所述第二时钟信号跳变成高电平而发生同样的高电平跳变，并随着所述第四时钟信号跳变成高电平而发生低电平跳变。6.如权利要求1所述的GOA电路，其特征在于，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的脉冲是依序轮流输出，且互不重叠。7.如权利要求1所述的GOA电路，其特征在于，正向扫描时，与所述第一薄膜晶体管电性连接的所述第一时钟信号和所述输出端G(n-l)同时提供高电平;反向扫描时，与所述第三薄膜晶体管电性连接的所述第三时钟信号和所述输出端G(n+1)同时提供高电平。8.如权利要求1所述的GOA电路，其特征在于，所有薄膜晶体管均为低温多晶硅半导体薄膜晶体管。
【文档编号】G09G3/36GK105869588SQ201610363726
【公开日】2016年8月17日
【申请日】2016年5月27日
【发明人】李亚锋
【申请人】武汉华星光电技术有限公司