移位寄存器单元、栅极驱动装置、显示装置、控制方法
【专利摘要】公开了一种移位寄存器单元、栅极驱动装置、显示装置和控制方法。移位寄存器单元包括：上拉控制模块，基于从输入端接收的信号控制上拉节点的电位；上拉模块，基于第一时钟信号端的信号和上拉节点的电位从输出端输出输出信号；下拉控制模块，基于第一时钟信号端的信号、第二时钟信号端的信号和上拉节点的电位控制第一下拉节点的电位和第二下拉节点的电位；下拉模块，基于第一下拉节点的电位和第二下拉节点的电位，对输出端和上拉节点的电位进行下拉，在上拉节点的电位处于第二电平的情况下，下拉控制模块将第一下拉节点或第二下拉节点的电位控制为第一电平。本发明能够抑制上拉节点和输出信号的噪声，从而提高显示装置的显示效果。
【专利说明】
移位寄存器单元、栅极驱动装置、显示装置、控制方法
技术领域
[0001]本发明涉及显示领域，具体涉及移位寄存器单元及其控制方法、包括该移位寄存器单元的栅极驱动装置、以及包括该栅极驱动装置的显示装置。
【背景技术】
[0002]目前，显示装置得到了广泛的应用。在薄膜晶体管液晶显示器TFT-1XD(ThinFilmTransistor-liquid crystal Display)中，通过栅极驱动装置对像素区域的各个薄膜晶体管的栅极提供栅极驱动信号。在GOA技术(Gate Driver on Array或者Gate On Array，阵列基板行驱动)中，在液晶显示器的阵列基板上通过阵列工艺形成栅极驱动装置，从而能够降低成本、简化工序。
[0003]在采用GOA技术形成的栅极驱动装置包括多个移位寄存器单元，每个移位寄存器单元与像素区域的薄膜晶体管的栅线连接。具体地，各个移位寄存器单元分别与按行形成的像素区域的薄膜晶体管的栅线连接，通过各个移位寄存器单元输出的驱动输出信号，对相应的行的薄膜晶体管进行导通/截止等控制。例如，在某个移位寄存器单元输出第一电平(例如高电平)的驱动输出信号时，与其连接的行的薄膜晶体管被导通。然后，被导通的行的薄膜晶体管根据数据驱动装置输出的信号而进行亮度控制。再如，在某个移位寄存器单元输出第二电平(例如低电平)的驱动输出信号时，与其连接的行的薄膜晶体管被截止，因此在被截止的薄膜晶体管不会发光。
[0004]但是，在上述的移位寄存器单元中输出的驱动输出信号产生噪声的情况下，在对应的行的像素区域的薄膜晶体管需要截止的时间段中因驱动输出信号的噪声而可能被导通，从而在显示装置产生漏光、频闪、模糊等现象。
【发明内容】
[0005]本发明提供一种移位寄存器单元及其控制方法、包括该移位寄存器单元的栅极驱动装置、以及包括该栅极驱动装置的显示装置，能够抑制移位寄存器单元中输出的输出信号的噪声，从而提高显示装置的显示效果。
[0006]根据本发明的第一方面，提供一种移位寄存器单元。所述移位寄存器单元包括:上拉控制模块，与输入端连接，基于从输入端接收的信号控制上拉节点的电位;上拉模块，与第一时钟信号端、上拉节点连接，基于所述第一时钟信号端的信号和所述上拉节点的电位从输出端输出输出信号；下拉控制模块，与第一时钟信号端、第二时钟信号端、上拉节点连接，基于第一时钟信号端的信号、第二时钟信号端的信号和上拉节点的电位控制第一下拉节点的电位和第二下拉节点的电位;下拉模块，与第一下拉节点和第二下拉节点连接，基于第一下拉节点的电位和第二下拉节点的电位，对输出端和上拉节点的电位进行下拉，在所述上拉节点的电位处于第二电平的情况下，所述下拉控制模块将所述第一下拉节点或所述第二下拉节点的电位控制为第一电平。
[0007]根据本发明的第二方面，提供一种栅极驱动装置。所述栅极驱动装置包括:N个如上所述的移位寄存器单元，其中，N为大于I的自然数。第η个移位寄存器单元的输入端与第η-1个移位寄存器单元的输出端连接，其中，1〈η〈 = Ν，第I个移动寄存器模块的输入端接收初始信号。
[0008]根据本发明的第三方面，提供一种显示装置。所述显示装置包括显示面板和配置来对显示面板输出驱动输出信号的栅极驱动装置。
[0009]根据本发明的第四方面，提供一种应用于移位寄存器单元的控制方法。所述控制方法包括:基于从输入端接收的信号控制上拉节点的电位;基于所述第一时钟信号端的信号和所述上拉节点的电位从输出端输出输出信号;基于第一时钟信号端的信号、第二时钟信号端的信号和上拉节点的电位控制第一下拉节点的电位和第二下拉节点的电位;基于第一下拉节点的电位和第二下拉节点的电位，对输出端和上拉节点的电位进行下拉。在基于第一时钟信号端的信号、第二时钟信号端的信号和上拉节点的电位控制第一下拉节点的电位和第二下拉节点的电位的步骤中，在所述上拉节点的电位处于第二电平的情况下，将所述第一下拉节点或所述第二下拉节点的电位控制为第一电平。
[0010]根据本发明的移位寄存器单元及其控制方法、包括该移位寄存器单元的栅极驱动装置、以及包括该栅极驱动装置的显示装置，下拉控制模块配置来控制第一下拉节点和点位和第二下拉节点的电位，具体地在上拉节点的电位处于第二电平的情况下，所述下拉控制模块将所述第一下拉节点或所述第二下拉节点的电位控制为第一电平。由此，在上拉节点的电位处于第二电平的情况下，有效地对上拉节点和输出端进行下拉，从而降低上拉节点和输出端的噪声，进而能够提高显示装置的显示效果。
【附图说明】
[0011]图1是表示本发明的实施方式的移位寄存器单元的功能框图。
[0012]图2是表示本发明的实施方式的移位寄存器单元的具体实施例的电路图。
[0013]图3是表示本发明的实施方式的移位寄存器单元的缓冲充电阶段的工作状态的示意图。
[0014]图4是表示本发明的实施方式的移位寄存器单元的充电上拉阶段的工作状态的示意图。
[0015]图5是表示本发明的实施方式的移位寄存器单元的放电下拉阶段的工作状态的示意图。
[0016]图6是表示本发明的实施方式的移位寄存器单元的放电保持阶段I的工作状态的示意图。
[0017]图7是表示本发明的实施方式的移位寄存器单元的放电保持阶段2的工作状态的示意图。
[0018]图8是本发明的实施方式的包括移位寄存器单元的栅极驱动装置的功能框图。
[0019]图9是本发明的实施方式的包括栅极驱动装置的显示装置的功能框图。
[0020]图10是表示本发明的实施方式的控制方法的流程图。
【具体实施方式】
[0021]下面，参照附图来具体说明本发明的实施方式。提供以下参照附图的描述，以帮助对由权利要求及其等价物所限定的本发明的示例实施方式的理解。其包括帮助理解的各种具体细节，但它们只能被看作是示例性的。因此，本领域技术人员将认识到，可对这里描述的实施方式进行各种改变和修改，而不脱离本发明的范围和精神。而且，为了使说明书更加清楚简洁，将省略对本领域熟知功能和构造的详细描述。
[0022]在本发明的实施方式中采用的薄膜晶体管是源极和漏极对称的，所有其源极和漏极在名称上可以互换。此外，按照薄膜晶体管的特性区分可以将薄膜晶体管分为N型晶体管或P型晶体管。在以下的说明中，以N型晶体管为例展开说明，但是也可以采用P型晶体管。此夕卜，在采用P型晶体管时，本领域技术人员能够根据所采用的晶体管的类型，对各个端(例如，输入端、第一时钟信号端、第二时钟信号端、复位信号接收端)的输入信号进行相应的调整。
[0023]首先，参照图1和图2来说明本发明的实施方式的移位寄存器单元。图1是表示本发明的实施方式的移位寄存器单元的功能框图。图2是表示本发明的实施方式的移位寄存器单元的具体实施例的电路图。
[0024]如图1所示，本发明的实施方式的移位寄存器单元10包括上拉控制模块101、上拉模块102、下拉控制模块103、下拉模块104。
[0025]上拉控制模块101与输入端INPUT连接，基于从输入端接收的信号控制上拉节点pu的电位。例如，在从输入端接收的信号为高电平的情况下，上拉节点Pu的电位变为高电平。
[0026]具体地，在图2所示的具体实施例的电路图中，上拉控制模块101包括晶体管M1，晶体管Ml的漏极和栅极与输入端INPUT连接，晶体管Ml的源极与上拉节点pu连接。
[0027]在输入端INPUT的信号为高电平时，晶体管Ml被导通。因此，输入端INPUT的信号传递到上拉节点Pu。反之，在输入端INPUT的信号为低电平时，晶体管Ml被截止，因此无法向上拉节点Pu传递输入端INPUT的信号。
[0028]上拉模块102与第一时钟信号端CLK、上拉节点pu连接，基于第一时钟信号端CLK的信号和上拉节点的电位从输出端OUTPUT输出输出信号。例如，在上拉节点PU的电位为高电平的情况下，当第一时钟信号端CLK的信号为高电平时，从输出端OUTPUT输出高电平的信号。
[0029]具体地，在图2所示的具体实施例的电路图中，上拉模块102包括晶体管M3和电容Cl。晶体管M3的漏极与第一时钟信号端CLK连接，其栅极与上拉节点PU连接，其源极与输出端OUTPUT连接。此外，电容Cl的一端与上拉节点pu连接，其另一端与输出端OUTPUT连接。
[0030]下面，参照图3和图4来说明本发明的实施方式的上拉控制模块101和上拉模块102的处理过程。其中，图3是表示本发明的实施方式的移位寄存器单元的缓冲充电阶段的工作状态的示意图，图4是表示本发明的实施方式的移位寄存器单元的充电上拉阶段的工作状态的示意图。
[0031]如图3所示，在缓冲充电阶段中，输入端INPUT的信号为高电平，晶体管Ml导通，从而上拉节点Pu的电位成为高电平。此外，第一时钟信号端CLK的信号被设置为在输入端INPUT的信号成为高电平的下一周期，成为高电平。
[0032]此外，如后所述，第一时钟信号端CLK的信号和第二时钟信号端CLKB的信号可以设置为交替地处于第一电平。因此，在输入端INPUT的信号为高电平的情况下，第二时钟信号端CLKB的信号成为高电平，从而晶体管M9导通。
[0033]在图3所示的缓冲充电阶段，上拉节点pu的电位为高电平，因此上拉模块中，电容器Cl被充电，并且晶体管M3被导通。但是，在缓冲充电阶段，由于第一时钟信号端CLK的信号为低电平，从而在输出端OUTPUT中输出低电平的信号。
[0034]如图4所示，在充电上拉阶段中，第一时钟信号端CLK的信号变为高电平，输入端INPUT的信号变为低电平。虽然输入端INPUT的信号变为低电平，从而晶体管Ml被截止，但是通过电容器Cl的自举作用，上拉节点pu的电平继续升高，维持在高电平。
[0035]在图4所示的充电上拉阶段，由于上拉节点pu的电位为高电平，因此晶体管Ml依然导通，从而在输出端OUTPUT中输出第一时钟信号CLK的信号即高电平的信号。
[0036]如上所述，在移位寄存器单元10中，通过上拉控制模块101和上拉模块102的处理，从而在输出端OUTPUT中能够输出对输入端INPUT的信号进行移位后的输出信号。
[0037]在图3所示的缓冲充电阶段和图4所示的充电上拉阶段之外，上拉节点pu应被控制为低电平，使得在输出端OUTPUT中输出低电平的输出信号。并且，在图4所示的充电上拉阶段之外，从输出端OUTPU输出的输出信号应被控制为低电平。
[0038]如图3和图4所示，在晶体管M3的漏极中连接的第一时钟信号端CLK的信号在高电平和低电平之间来回变化。在图3所示的缓冲充电阶段和图4所示的充电上拉阶段之外，在第一时钟信号端CLK的信号处于高电平时，由于晶体管M3的寄生电容，从而上拉节点pu的电位被拉高，从而导致晶体管M3被导通。晶体管M3被导通的情况下，即使在在图3所示的缓冲充电阶段和图4所示的充电上拉阶段之外，在输出端OUTPUT中也可能输出高电平的输出信号(在第一时钟信号端CLK为高电平时)。即，由于晶体管M3的寄生电容，在上拉节点pu和输出端OUTPUT中产生噪声，从而导致在图3所示的缓冲充电阶段和图4所示的充电上拉阶段之外也输出高电平的输出信号，由此在包括移位寄存器单元的显示装置的显示效果会受到漏光、频闪、模糊等的影响。
[0039]下拉控制模块103与第一时钟信号端CLK、第二时钟信号端CLKB、上拉节点pu连接，基于第一时钟信号端的信号、第二时钟信号端的信号和上拉节点的电位控制第一下拉节点Pd的电位和第二下拉节点F1Dl的电位。
[0040]具体地，在图2所示的具体实施例的电路图中，下拉控制模块103包括晶体管M5、晶体管M9、晶体管M6和晶体管M8。
[0041 ]其中，晶体管M5的漏极与第二时钟信号端CLKB连接，其源极与第一下拉节点pd连接。晶体管M9的漏极和栅极与第二时钟信号端CLKB连接，其源极与晶体管M5的栅极连接。晶体管M6的漏极与第一下拉节点pd连接，其栅极与上拉节点pu连接。晶体管M8的漏极与晶体管M9的源极连接，其栅极与上拉节点pu连接。即，在图2所示的具体实施例的电路图中，晶体管M5的栅极、晶体管M9的源极和晶体管M8的漏极都与节点PD-CN连接。其中，晶体管M5对应于技术方案中的第一晶体管，晶体管M9对应于技术方案中的第二晶体管，晶体管M6对应于技术方案中的第三晶体管，晶体管M8对应于技术方案中的第四晶体管。其中，在晶体管M6、晶体管M8的源极例如与低电平信号端VSS连接。
[0042]此外，在图2所示的具体实施例的电路图中，下拉控制模块103还包括晶体管M7(对应于技术方案中的第五晶体管)和二极管Dl。其中，晶体管M7的漏极与第一时钟信号端CLK连接，其栅极与晶体管M9的源极连接。即，晶体管M7的栅极也与图2中的电路图中的节点TO-CN连接。此外，二极管Dl的正极与晶体管M7的源极连接，其负极与第二下拉节点I3Dl连接。
[0043]下拉模块104与第一下拉节点Pd和第二下拉节点roi连接，基于第一下拉节点的电位和第二下拉节点的电位，对输出端OUTPUT和上拉节点PU的电位进行下拉。例如，下拉模块104在第一下拉节点的电位或第二下拉节点的点位处于第一电平的情况下，能够对输出端OUTPUT和上拉节点PU进行下拉。
[0044]具体地，在图2所示的具体实施例的电路图中，下拉模块104包括晶体管M2、晶体管M4、晶体管Ml O和晶体管Ml I。
[0045]其中，晶体管M2的栅极与第二下拉节点PDl连接，其漏极与上拉节点pu连接。晶体管M4的栅极与第二下拉节点H) I连接，其漏极与输出端OUTPUT连接。晶体管Ml O的栅极与第一下拉节点Pd连接，其漏极与上拉节点PU连接。晶体管Ml I的栅极与第一下拉节点pd连接，其漏极与输出端OUTPUT连接。此外，在晶体管M2、晶体管M4、晶体管MlO、晶体管Ml I的源极例如与低电平信号端VSS连接。其中，晶体管M2对应于技术方案中的第六晶体管，晶体管M4对应于技术方案中的第七晶体管，晶体管MlO对应于技术方案中的第八晶体管，晶体管Mll对应于技术方案中的第九晶体管。
[0046]如上所述，在图3所示的缓冲充电阶段和图4所示的充电上拉阶段中，在上拉节点Pu的控制下，从输出端OUTPUT能够输出对从输入端INPUT接收的信号进行移位后的输出信号。即，在缓冲充电阶段和充电上拉阶段中，为了能够从输出端OUTPUT输出移位后的输出信号，上拉节点Pu处于第一电平即高电平。在图3所示的缓冲充电阶段和图4所示的充电上拉阶段之外，上拉节点Pu处于第二电平即低电平。
[0047]在上拉节点PU处于低电平时，为了能够使上拉节点PU和输出端OUTPUT不会受到上述的噪声的干扰，通过下拉模块104对上拉节点pu和输出端OUTPUT进行下拉。
[0048]因此，在本发明的实施方式中，在上拉节点pu的电位处于第二电平的情况下，下拉控制模块103将第一下拉节点pd或第二下拉节点PDl的电位控制为第一电平。由此，在上拉节点Pu的电位处于第二电平的情况下，下拉模块104能够基于控制为第一电平的第一下拉节点pd或第二下拉节点F1DI，对输出端OUTPUT和上拉节Apu的电位进行下拉。
[0049]下面，参照图5至图7来说明本发明的实施方式的下拉控制模块103和下拉模块104的处理过程。其中，图5是表示本发明的实施方式的移位寄存器单元的放电下拉阶段的工作状态的示意图，图6是表示本发明的实施方式的移位寄存器单元的放电保持阶段I的工作状态的示意图，图7时表示本发明的实施方式的移位寄存器单元的放电保持阶段2的工作状态的示意图。
[0050]如图5所示，在放电下拉阶段中，第二时钟信号端CLKB的信号为高电平，因此晶体管M5、晶体管M9导通。此外，在放电下拉阶段中，由于上拉节点pu的电位为低电平，因此晶体管M6、晶体管M8截止。从而，第一下拉节点pd处于高电平，在处于高电平的第一下拉节点pd的控制下，晶体管MlO和晶体管Mll导通，从而能够对输出端OUTPUT和上拉节点pu进行下拉。此外，在放电下拉阶段中，由于晶体管M5和晶体管M9导通，从而节点H)-CN也处于高电平，从而晶体管M7也会导通。
[0051]如图6所示，在放电保持阶段I中，虽然第二时钟信号端CLKB的信号为低电平，但是节点I3D-CN处于高电平，从而晶体管M5和晶体管M7导通。在晶体管M7导通的情况下，第一时钟信号端CLK的高电平信号能够使二极管Dl导通，从而第二下拉节点PDl处于高电平。在处于高电平的第二下拉节点PDl的控制下，晶体管M2和晶体管M4导通，从而能够对输出端OUTPUT和上拉节点PU进行下拉。
[0052]如图7所示，在放电保持阶段2中，第二时钟信号端CLKB的信号为高电平，因此与图5的放电下拉阶段相同地，晶体管M5、晶体管M7和晶体管M9导通，从而第一下拉节点pd处于高电平。从而在处于高电平的第一下拉节点Pd的控制下，晶体管MlO和晶体管Mll导通，从而能够对输出端OUTPUT和上拉节点PU进行下拉。此外，关于第二下拉节点PDl，由于其处于悬空状态(高电平)，从而能够使晶体管M2和晶体管M4导通。导通的晶体管M2和晶体管M4能够对输出端OUTPUT和上拉节点PU的电位进行下拉。
[0053]在本发明的实施方式中，如图3至图7所示，第一时钟信号端CLK的信号和第二时钟信号端CLKB的信号交替地处于第一电平。具体地，在第一时钟信号端的信号为高电平的情况(充电上拉阶段和放电保持阶段I)下，第二时钟信号端CLKB的信号为低电平，反之，在第二时钟信号端的信号为高电平的情况(缓冲充电阶段、放电下拉阶段和放电保持阶段2)下，第二时钟信号端CLKB的信号为低电平。
[0054]此外，在上拉节点的电位处于低电平的情况下，如图6的放电保持阶段I所示，在第一时钟信号端的信号处于高电平期间，通过下拉控制模块103将第二下拉节点roi的电位控制为高电平。此外，如图5的放电下拉阶段和图7的放电保持阶段2所示，在第二时钟信号端的信号处于高电平期间，通过下拉控制模块103将第一下拉节点的电位控制为第一电平。从而，下拉控制模块103能够在上拉节点的电位处于第二电平时，始终能够将第一下拉节点pd或第二下拉节点PDl的电位控制为高电平。其中，在图7的放电保持阶段2中，下拉控制模块103还能够将第二下拉节点的电位控制为第一电平。
[0055]由此，下拉模块104能够在上拉节点pu的电位处于低电平时，响应于第一下拉节点pd或第二下拉节点F1Dl的至少一个被控制为高电平，对输出端OUTPUT和上拉节点pu进行下拉。
[0056]在本发明的实施方式的移位寄存器10中，除了上拉节点pu处于高电平的期间以夕卜，能够有效地对上拉节点Pu和输出端OUTPUT进行下拉，由此能够防止上拉模块102中的晶体管的寄生电容引起的在上拉节点Pu和输出端OUTPUT中的噪声。从而，能够防止在包括移位寄存器单元的显示装置的显示效果受到漏光、频闪、模糊等的影响。
[0057]特别是，在图6所示的放电保持阶段I中，即使第二时钟信号端CLKB处于低电平的情况下，能够使第一时钟信号端CLK的高电平信号依次通过晶体管M7和二极管Dl，从而使第二下拉节点PDl处于高电平。由此，下拉模块104根据处于高电平的第二下拉节点F1Dl，对输出端OUTPUT和上拉节点pu进行下拉。
[0058]此外，本发明的实施方式的移位寄存器单元10还能够接收复位信号，并且下拉模块104能够基于复位信号对输出端和上拉节点的电位进行下拉。
[0059]具体地，移位寄存器单元10包括复位信号接收模块，该复位信号接收模块与复位信号接收端连接，基于复位信号接收端的信号控制第二下拉节点roi的电位。
[0060]在图2所示的具体实施例的电路图中，复位信号接收模块包括二极管D2。二极管D2的正极与复位信号接收端连接，其负极与第二下拉节点PDl连接。例如，在复位信号接收端的信号为高电平的情况下，该信号能够通过二极管D2，从而使第二下拉节点PDl处于高电平。由此，下拉模块104(具体地，晶体管M2和晶体管M4)能够响应于处于高电平的第二下拉节点PDl的电位，对输出端OUTPUT和上拉节点pu进行下拉。
[0061]具体地，如图5所示，在复位信号接收端的信号例如为下一级的移位寄存器单元的输出信号。因此，在放电下拉阶段中，从复位信号接收端接收高电平的信号，从而能够使第二下拉节点roi也处于高电平。基于高电平的第二下拉节点PDI，在放电下拉阶段中通过晶体管M2和晶体管M4也能够对输出端OUTPUT和上拉节点PU进行下拉，从而能够更加有效地进行下拉操作。
[0062]此外，在图6的放电保持阶段I和图7的放电保持阶段2中，第二下拉节点HH处于高电平。在复位信号接收端的信号例如为下一级的移位寄存器单元的输出信号的情况下，能够通过复位信号接收模块(例如，图2中的二极管D2)防止对复位信号接收端的干扰，具体地防止对下一级的移位寄存器单元的输出信号的干扰。
[0063]同样地，在图5的放电下拉阶段中，因复位信号接收端的信号而第二下拉节点PDl处于高电平，通过在图2的下拉控制模块103中包括的二极管Dl，能够防止对第一时钟信号端CLK、以及下拉控制模块103的工作的干扰。
[0064]此外，在本发明的实施方式的移位寄存器单元10中，还可以包括初始化模块。该初始化模块与使能信号接收端连接，基于使能信号输入端的信号对第二下拉节点的电位进行下拉。
[0065]在图2所示的具体实施例的电路图中，初始化模块包括晶体管M12。晶体管M12的栅极与使能信号接收端STVO连接，其漏极与第二下拉节点PDl连接。此外，在图2的电路图中，晶体管Ml 2的源极与低电平信号端VSS连接。
[0066]具体地，在移位寄存器单元10进行工作前、或者在特定的阶段(除了缓冲充电阶段、充电上拉阶段、放电下拉阶段、放电保持阶段I和放电保持阶段2以外)中，从使能信号接收端STVO中输入高电平的信号。通过该高电平的信号，晶体管M12导通，从而能够对第二下拉节点roi进行下拉，从而能够对在第二下拉节点的电荷进行放电，由此能够更加稳定地进行工作。
[0067]在上述的说明中，以第一电平为高电平、第二电平为低电平为例展开了说明，但是也可以根据需要而设置成第一电平为低电平、第二电平为高电平。例如，在移位寄存器单元12中的晶体管为P型晶体管的情况下，第一电平为低电平、第二电平为高电平。同样，根据需要，在图2所示的电路图中的低电平信号端VSS也可以构成为高电平信号端。
[0068]此外，在上述的说明中，第一时钟信号端的信号和第二时钟信号端的信号交替地处于第一电平，但是也可以设置为其他的方式，只要下拉控制模块在上拉节点的电位处于第二电平的情况下能够使下拉模块进行下拉即可。
[0069]在以上说明中，以图2所示的具体实施例的电路图为例，说明了移位寄存器单元10的各个模块的构成方式和处理过程。但是，移位寄存器单元10的各个模块的构成方式不限定于图2所示的电路图，也可以是其他的构成方式。此外，参照图3-图7表示的移位寄存器单元10的各个工作状态仅用于帮助理解各个模块的处理过程，在由其他的方式构成移位寄存器单元10的各个工作模块的情况下，移位寄存器单元10的工作状态也会相应地变化。
[0070]下面，参照图8来说明本发明的实施方式的栅极驱动装置。本发明的实施方式的包括移位寄存器单元的栅极驱动装置的功能框图。
[0071]如图8所示，本发明的实施方式的栅极驱动装置包括N个移位寄存器单元。其中，N为大于I的自然数。并且，栅极驱动装置所包括的每个移位寄存器单元可以采用如上所述的结构。
[0072]在图8所示的栅极驱动装置的结构中，第η个移位寄存器单元的输入端与第n-1个移位寄存器单元的输出端连接。其中，l〈n〈 = N。即，第η-1个移位寄存器单元的输出信号作为输入信号输入到第η个移位寄存器单元。此外，第I个移动寄存器模块的输入端接收起始信号。此外，本发明的实施方式的使能信号接收端也可以接收该起始信号。
[0073]由此，从第I个?第N个移位寄存器单元输出的输出信号依次成为，从起始信号按周期移位后的驱动输出信号。
[0074]此外，在图8所示的栅极驱动装置所包括的各个移位寄存器单元的第一时钟信号端中接收相同的第一时钟信号、各个移位寄存器单元的第二时钟信号端中接收相同的第二时钟信号，从而根据所接收的上述信号而输出对输入信号移位后的输出信号。
[0075]下面，参照图9来说明本发明的实施方式的包括栅极驱动装置的显示装置的功能框图。图9是本发明的实施方式的包括栅极驱动装置的显示装置的功能框图。
[0076]如图9所示，显示装置包括显示面板、栅极驱动装置。此外，在图9所示的显示装置中，可以根据需要而设置其他的装置。例如，如图9所示，显示装置还可以包括数据驱动装置。
[0077]图9的显示装置所包括的栅极驱动装置可以采用图8所示的结构。栅极驱动装置所包括的各个移位寄存器单元配置来对显示面板的像素区域的对应的行的薄膜晶体管进行导通/截止。具体地，当移位寄存器单元所输出的输出信号成为高电平时，对所对应的行的薄膜晶体管进行导通。由于各个移位寄存器单元依次输出移位后的驱动输出信号，因此在显示面板中各个行的薄膜晶体管依次被导通，从而被导通的薄膜晶体管能够按照数据驱动装置输出的信号而进行亮度等的控制。
[0078]下面，参照图10来说明本发明的实施方式的应用于移位寄存器单元的控制方法。图10是表示本发明的实施方式的控制方法的流程图。
[0079]在步骤SI中，基于从输入端接收的信号控制上拉节点的电位。
[0080]具体地，在应用于图1所示的移位寄存器单元10的情况下，上拉控制模块101基于从输入端接收的信号控制上拉节点PU的电位。例如，在从输入端接收的信号为高电平的情况下，上拉节点Pu的电位变为高电平。具体地，如图2所示，上拉控制模块包括晶体管Ml[0081 ]例如，在图2中，在输入端INPUT的信号为高电平时，晶体管Ml被导通。因此，输入端INPUT的信号传递到上拉节点pu。反之，在输入端INHJT的信号为低电平时，晶体管Ml被截止，因此无法向上拉节点Pu传递输入端INPUT的信号。
[0082 ]例如，如图3所示，在缓冲充电阶段中，输入端INPUT的信号为高电平，晶体管Ml导通，从而上拉节点Pu的电位成为高电平。此外，第一时钟信号端CLK的信号被设置为在输入端INPUT的信号成为高电平的下一周期，成为高电平。在图3所示的缓冲充电阶段，上拉节点Pu的电位为高电平，因此上拉模块中，电容器Cl被充电，并且晶体管M3被导通。但是，在缓冲充电阶段，由于第一时钟信号端CLK的信号为低电平，从而在输出端OUTPUT中输出低电平的信号。
[0083]在步骤S2中，基于第一时钟信号端的信号和上拉节点的电位从输出端输出输出信号。
[0084]具体地，在应用于图1所示的移位寄存器单元10的情况下，上拉模块102基于第一时钟信号端CLK的信号和上拉节点的电位从输出端OUTPUT输出输出信号。例如，在上拉节点Pu的电位为高电平的情况下，当第一时钟信号端CLK的信号为高电平时，从输出端OUTPUT输出高电平的信号。具体地，如图2所示，上拉模块包括晶体管M3和电容Cl。
[0085]例如，如图4所示，在充电上拉阶段中，第一时钟信号端CLK的信号变为高电平，输入端INPUT的信号变为低电平。虽然输入端INPUT的信号变为低电平，从而晶体管Ml被截止，但是通过电容器Cl的自举作用，上拉节点pu的电平继续升高，维持在高电平。
[0086]在图4所示的充电上拉阶段，由于上拉节点pu的电位为高电平，因此晶体管Ml依然导通，从而在输出端OUTPUT中输出第一时钟信号CLK的信号即高电平的信号。
[0087]如上所述，通过步骤SI和步骤S2的处理，在输出端OUTPUT中能够输出对输入端INPUT的信号进行移位后的输出信号。
[0088]在步骤S3中，基于第一时钟信号端的信号、第二时钟信号端的信号和上拉节点的电位控制第一下拉节点的电位和第二下拉节点的电位。
[0089]具体地，在应用于图1所示的移位寄存器单元10的情况下，下拉控制模块103基于第一时钟信号端的信号、第二时钟信号端的信号和上拉节点的电位控制第一下拉节点Pd的电位和第二下拉节点roi的电位。具体地，如图2所示，下拉控制模块103包括晶体管M5、晶体管M9、晶体管M6和晶体管M8，此外也可以进一步包括晶体管M7 (对应于技术方案中的第五晶体管)和二极管Dl。
[0090]在本发明的实施方式中，在上拉节点pu处于第二电平(例如低电平)时，为了能够使上拉节点Pu和输出端OUTPUT不会受到因上拉模块中的晶体管的寄生电容引起的噪声的干扰，通过下拉模块104对上拉节点pu和输出端OUTPUT进行下拉。
[0091]因此，在本发明的实施方式的步骤S3中，在上拉节点的电位处于第二电平的情况下，将第一下拉节点或第二下拉节点的电位控制为第一电平。由此，在上拉节点的电位处于第二电平的情况下，始终能够将第一下拉节点Pd或第二下拉节点roi的电位控制为高电平，从而下拉模块能够有效地对上拉节点PU和输出端OUTPUT进行下拉。特别是，在即使第二时钟信号端CLKB处于低电平的情况(例如，图6所示的放电保持阶段I)下，能够使第一时钟信号端CLK的高电平信号依次通过晶体管M7和二极管Dl，从而使第二下拉节点PDl处于高电平。由此，下拉模块104根据处于高电平的第二下拉节点H)I，对输出端OUTPUT和上拉节点PU进行下拉。
[0092]具体地，在本发明的实施方式中，如图3至图7所示，第一时钟信号端CLK的信号和第二时钟信号端CLKB的信号交替地处于第一电平。具体地，在第一时钟信号端的信号为高电平的情况(充电上拉阶段和放电保持阶段I)下，第二时钟信号端CLKB的信号为低电平，反之，在第二时钟信号端的信号为高电平的情况(缓冲充电阶段、放电下拉阶段和放电保持阶段2)下，第二时钟信号端CLKB的信号为低电平。
[0093]具体地，在步骤S3中，在所述上拉节点的电位处于第二电平的情况下，在第一时钟信号端的信号处于第一电平期间，将第二下拉节点的电位控制为第一电平。例如，在上拉节点的电位处于低电平的情况下，如图6的放电保持阶段I所示，在第一时钟信号端的信号处于高电平期间，通过下拉控制模块103将第二下拉节点roi的电位控制为高电平。
[0094]具体地，在步骤S3中，在所述上拉节点的电位处于第二电平的情况下，在第二时钟信号端的信号处于第一电平期间，将第一下拉节点的电位控制为第一电平。例如，如图5的放电下拉阶段和图7的放电保持阶段2所示，在第二时钟信号端的信号处于高电平期间，通过下拉控制模块103将第一下拉节点的电位控制为第一电平。从而，下拉控制模块103能够在上拉节点的电位处于第二电平时，始终能够将第一下拉节点Pd或第二下拉节点PDl的电位控制为高电平。其中，在图7的放电保持阶段2中，下拉控制模块103还能够将第二下拉节点的电位控制为第一电平。
[0095]在步骤S4中，基于第一下拉节点的电位和第二下拉节点的电位，对输出端和上拉节点的电位进行下拉。
[0096]具体地，在应用于图1所示的移位寄存器单元10的情况下，下拉模块104基于第一下拉节点的电位和第二下拉节点的电位，对输出端OUTPUT和上拉节点PU的电位进行下拉。例如，下拉模块104在第一下拉节点的电位或第二下拉节点的点位处于第一电平的情况下，能够对输出端OUTPUT和上拉节点pu进行下拉。具体地，如图2所示，下拉模块104包括晶体管M2、晶体管M4、晶体管Ml O和晶体管Ml I。
[0097]如图5所示，在放电下拉阶段中，第二时钟信号端CLKB的信号为高电平，因此晶体管M5、晶体管M9导通。此外，在放电下拉阶段中，由于上拉节点pu的电位为低电平，因此晶体管M6、晶体管M8截止。从而，第一下拉节点pd处于高电平，在处于高电平的第一下拉节点pd的控制下，晶体管MlO和晶体管Mll导通，从而能够对输出端OUTPUT和上拉节点pu进行下拉。
[0098]如图6所示，在放电保持阶段I中，虽然第二时钟信号端CLKB的信号为低电平，但是节点I3D-CN处于高电平，从而晶体管M5和晶体管M7导通。在晶体管M7导通的情况下，第一时钟信号端CLK的高电平信号能够使二极管Dl导通，从而第二下拉节点PDl处于高电平。在处于高电平的第二下拉节点PDl的控制下，晶体管M2和晶体管M4导通，从而能够对输出端OUTPUT和上拉节点PU进行下拉。
[0099]如图7所示，在放电保持阶段2中，第二时钟信号端CLKB的信号为高电平，因此与图5的放电下拉阶段相同地，晶体管M5、晶体管M7和晶体管M9导通，从而第一下拉节点pd处于高电平。从而在处于高电平的第一下拉节点Pd的控制下，晶体管MlO和晶体管Mll导通，从而能够对输出端OUTPUT和上拉节点PU进行下拉。此外，关于第二下拉节点PDl，由于其处于悬空状态(高电平)，从而能够使晶体管M2和晶体管M4导通。导通的晶体管M2和晶体管M4能够对输出端OUTPUT和上拉节点PU的电位进行下拉。
[0100]在上拉节点的电位处于低电平的情况下，如图6的放电保持阶段I所示，在第一时钟信号端的信号处于高电平期间，通过下拉控制模块103将第二下拉节点roi的电位控制为高电平。此外，如图5的放电下拉阶段和图7的放电保持阶段2所示，在第二时钟信号端的信号处于高电平期间，通过下拉控制模块103将第一下拉节点的电位控制为第一电平。从而，下拉控制模块103能够在上拉节点的电位处于第二电平时，始终能够将第一下拉节点pd或第二下拉节点roi的电位控制为高电平。其中，在图7的放电保持阶段2中，下拉控制模块103还能够将第二下拉节点的电位控制为第一电平。
[0101]由此，下拉模块104能够在上拉节点PU的电位处于低电平时，响应于第一下拉节点pd或第二下拉节点F1Dl的至少一个被控制为高电平，对输出端OUTPUT和上拉节点pu进行下拉。
[0102]在本发明的实施方式的移位寄存器的控制方法中，除了上拉节点pu处于高电平的期间以外，能够有效地对上拉节点Pu和输出端OUTPUT进行下拉，由此能够防止上拉模块中的晶体管的寄生电容引起的在上拉节点Pu和输出端OUTPUT中的噪声。从而，能够防止在包括移位寄存器单元的显示装置的显示效果受到漏光、频闪、模糊等的影响。
[0103]特别是，在图6所示的放电保持阶段I中，即使第二时钟信号端CLKB处于低电平的情况下，能够使第一时钟信号端CLK的高电平信号依次通过晶体管M7和二极管Dl，从而使第二下拉节点PDl处于高电平。由此，下拉模块104根据处于高电平的第二下拉节点F1Dl，对输出端OUTPUT和上拉节点pu进行下拉。
[0104]优选地，在本发明的实施方式的控制方法还包括:基于复位信号接收端的信号控制第二下拉节点的电位。
[0105]具体地，在移位寄存器中包括的复位信号接收模块包括二极管D2。二极管D2的正极与复位信号接收端连接，其负极与第二下拉节点PDl连接。例如，在复位信号接收端的信号为高电平的情况下，该信号能够通过二极管D2，从而使第二下拉节点PDl处于高电平。此夕卜，在图6的放电保持阶段I和图7的放电保持阶段2中，第二下拉节点PDl处于高电平。在复位信号接收端的信号例如为下一级的移位寄存器单元的输出信号的情况下，能够通过复位信号接收模块(例如，图2中的二极管D2)防止对复位信号接收端的干扰，具体地防止对下一级的移位寄存器单元的输出信号的干扰。
[0106]优选地，在本发明的实施方式的控制方法还包括:基于使能信号输入端的信号对第二下拉节点的电位进行下拉。
[0107]具体地，在移位寄存器中包括的初始化模块包括晶体管Ml2 ο晶体管Ml 2的栅极与使能信号接收端STVO连接，其漏极与第二下拉节点roi连接。此外，在图2的电路图中，晶体管M12的源极与低电平信号端VSS连接。
[0108]例如，在移位寄存器单元10进行工作前、或者在特定的阶段中，从使能信号接收端STVO中输入高电平的信号。通过该高电平的信号，晶体管M12导通，从而能够对第二下拉节点F1Dl进行下拉，从而能够对在第二下拉节点的电荷进行放电，由此能够更加稳定地进行工作。
[0109]在上面详细描述了本发明的各个实施方式。然而，本领域技术人员应该理解，在不脱离本发明的原理和精神的情况下，可对这些实施方式进行各种修改，组合或子组合，并且这样的修改应落入本发明的范围内。
【主权项】
1.一种移位寄存器单元，包括: 上拉控制模块，与输入端连接，基于从输入端接收的信号控制上拉节点的电位； 上拉模块，与第一时钟信号端、上拉节点连接，基于所述第一时钟信号端的信号和所述上拉节点的电位从输出端输出输出信号； 下拉控制模块，与第一时钟信号端、第二时钟信号端、上拉节点连接，基于第一时钟信号端的信号、第二时钟信号端的信号和上拉节点的电位控制第一下拉节点的电位和第二下拉节点的电位； 下拉模块，与第一下拉节点和第二下拉节点连接，基于第一下拉节点的电位和第二下拉节点的电位，对输出端和上拉节点的电位进行下拉， 在所述上拉节点的电位处于第二电平的情况下，所述下拉控制模块将所述第一下拉节点或所述第二下拉节点的电位控制为第一电平。2.如权利要求1所述的移位寄存器单元，还包括: 复位信号接收模块，与复位信号接收端连接，基于复位信号接收端的信号控制第二下拉节点的电位。3.如权利要求1所述的移位寄存器单元，还包括: 初始化模块，与使能信号接收端连接，基于使能信号输入端的信号对第二下拉节点的电位进行下拉。4.如权利要求1所述的移位寄存器单元，其中， 所述第一时钟信号端的信号、所述第二时钟信号端的信号交替地处于第一电平。5.如权利要求4所述的移位寄存器单元，其中， 在所述上拉节点的电位处于第二电平的情况下，在第一时钟信号端的信号处于第一电平期间，所述下拉控制模块将第二下拉节点的电位控制为第一电平。6.如权利要求4所述的移位寄存器单元，其中， 在所述上拉节点的电位处于第二电平的情况下，在第二时钟信号端的信号处于第一电平期间，所述下拉控制模块将第一下拉节点的电位控制为第一电平。7.如权利要求4至6的任一项所述的移位寄存器单元，其中， 所述下拉控制模块包括: 第一晶体管，其第一极与第二时钟信号端连接，其第二极与第一下拉节点连接； 第二晶体管，其第一极和控制极与第二时钟信号端连接，其第二极与第一晶体管的控制极连接； 第三晶体管，其第一极与第一下拉节点连接，其控制极与上拉节点连接； 第四晶体管，其第一极与第二晶体管的第二极连接，其控制极与上拉节点连接。8.如权利要求7所述的移位寄存器单元，其中， 所述下拉控制模块还包括: 第五晶体管，其第一极与第一时钟信号端连接，其控制极与第二晶体管的第二极连接；和 二极管，其正极与第五晶体管的第二极连接，其负极与第二下拉节点连接。9.如权利要求1所述的移位寄存器单元，其中， 所述下拉模块包括: 第六晶体管，其栅极与第二下拉节点连接，其漏极与上拉节点连接； 第七晶体管，其栅极与第二下拉节点连接，其漏极与输出端连接； 第八晶体管，其栅极与第一下拉节点连接，其漏极与上拉节点连接;和 第九晶体管，其栅极与第一下拉节点连接，其漏极与输出端连接。10.—种栅极驱动装置，包括: N个权利要求1至7的任一项所述的移位寄存器单元， 其中，N为大于I的自然数， 第η个移位寄存器单元的输入端与第η-1个移位寄存器单元的输出端连接，其中，1<η<=N, 第I个移动寄存器模块的输入端接收初始信号。11.一种显示装置，包括: 显示面板； 如权利要求8所述的栅极驱动装置，配置来对显示面板输出驱动输出信号。12.一种控制方法，应用于移位寄存器单元，所述控制方法包括: 基于从输入端接收的信号控制上拉节点的电位； 基于所述第一时钟信号端的信号和所述上拉节点的电位从输出端输出输出信号；基于第一时钟信号端的信号、第二时钟信号端的信号和上拉节点的电位控制第一下拉节点的电位和第二下拉节点的电位； 基于第一下拉节点的电位和第二下拉节点的电位，对输出端和上拉节点的电位进行下拉， 在基于第一时钟信号端的信号、第二时钟信号端的信号和上拉节点的电位控制第一下拉节点的电位和第二下拉节点的电位的步骤中， 在所述上拉节点的电位处于第二电平的情况下，将所述第一下拉节点或所述第二下拉节点的电位控制为第一电平。13.如权利要求12所述的控制方法，所述控制方法还包括: 基于复位信号接收端的信号控制第二下拉节点的电位。14.如权利要求12所述的控制方法，所述控制方法还包括: 基于使能信号输入端的信号对第二下拉节点的电位进行下拉。15.如权利要求12所述的控制方法，其中， 所述第一时钟信号端的信号、所述第二时钟信号端的信号交替地处于第一电平。16.如权利要求15所述的控制方法，其中， 在基于第一时钟信号端的信号、第二时钟信号端的信号和上拉节点的电位控制第一下拉节点的电位和第二下拉节点的电位的步骤中， 在所述上拉节点的电位处于第二电平的情况下，在第一时钟信号端的信号处于第一电平期间，将第二下拉节点的电位控制为第一电平。17.如权利要求15所述的控制方法，其中， 在基于第一时钟信号端的信号、第二时钟信号端的信号和上拉节点的电位控制第一下拉节点的电位和第二下拉节点的电位的步骤中， 在所述上拉节点的电位处于第二电平的情况下，在第二时钟信号端的信号处于第一电平期间，将第一下拉节点的电位控制为第一电平。
【文档编号】G09G3/36GK105895047SQ201610474708
【公开日】2016年8月24日
【申请日】2016年6月24日
【发明人】高英强, 崔晓鹏, 王东亮, 李兴亮, 王瑞瑞
【申请人】京东方科技集团股份有限公司, 北京京东方显示技术有限公司