一种驱动电路单元及其驱动方法及行栅极驱动集成电路的制作方法
【专利摘要】本发明公开了一种驱动电路单元及其驱动方法及行栅极驱动集成电路，行栅极驱动集成电路由电源与时钟部分及N级级联的栅极驱动部分构成，所述每一级栅极驱动部分由第一、第二及第三驱动电路单元构成；所述驱动电路单元包括输入模块、反相器模块、缓存模块、传递模块及驱动输出模块，本发明输出模块中，利用直流电源驱动大尺寸的薄膜晶体管，大大降低电路的动态耦合功耗。电路驱动仅采用一种低电平类型的时钟信号驱动，并且能够利用电容自举耦合后的高电压驱动输出晶体管的栅极，能够实现电压的全摆幅输出。
【专利说明】
一种驱动电路单元及其驱动方法及行栅极驱动集成电路
技术领域
[0001]本发明涉及有源矩阵发光平板显示器的行栅极扫描领域，具体涉及一种驱动电路单元及其驱动方法及行栅极驱动集成电路。
【背景技术】
[0002]在平板显示领域中，有源主动发光显示器一直以来都是主流的技术，而集成在显示器面板上的驱动行与列像素的电路是有源主动发光显示器的核心技术。在传统的驱动方案设计中，需要通过COG工艺将专门的芯片贴合在面板上进行各行各列像素的驱动，近年来，随着技术的不断发展，利用晶体管在显示面板中直接集成驱动电路来代替驱动芯片，能够减少额外工艺，降低成本，特别是应用与柔性显示面板上，能够提高器件的稳定性和可靠性。行栅极扫描集成电路是集成在显示面板侧面的用以逐行驱动像素电路中控制数据信号写入的晶体管的栅极，将其打开以便数据写入，并将其关闭以便数据锁存。
[0003]新兴的氧化物薄膜晶体管是近年来集成电路器件的热门研究对象。面向应用的氧化物半导体器件都是N型的，而且具有阈值电压为负值的特点。传统的新型行扫描驱动集成电路大多是利用时钟信号驱动输出晶体管，但是输出晶体管的寄生电容非常大，因为其尺寸都要足够大才能有合适的驱动能力，因此，电路的动态耦合功耗非常大。随着可移动设备技术的发展，对低功耗显示技术提出了更高的要求，降低行集成驱动电路的功耗对提高用户体验有重大意义。此外，上述驱动方案一般需要两种低电平类型的时钟信号驱动电路，集成电路外围驱动设计比较麻烦。而其他一些直流电源驱动输出晶体管的行集成电路虽然功耗比较低，但是不能利用耦合后的高电压驱动晶体管栅极，驱动输出电压不够高。
【发明内容】
[0004]为了克服现有技术存在的缺点与不足，本发明首要目的是提供一种驱动电路单元，利用直流电源驱动大尺寸的输出晶体管，从而减小电路的功耗。
[0005]本发明另一目的是提供一种驱动电路单元的驱动方法，采用一种低电平的时钟信号驱动，同时能利用耦合后高压驱动输出晶体管栅极的驱动方法。
[0006]本发明的第三个目的是提供一种行栅极驱动集成电路。
[0007]本发明采用如下技术方案:
[0008]—种驱动电路单元，包括输入模块、反相器模块、缓存模块、传递模块、驱动输出模块、第一电源输入端口 VDD、第二电源输入端口 VSS、第三电源输入端口 VSSL、第一时钟输入口 CLKl、第二时钟输入口 CLK2、第三时钟输入口 CLK3、第一输出端口 COUT、第二输出端口 OUT及触发信号端口 IN;
[0009]所述输入模块由第一晶体管及第二晶体管构成，所述第一晶体管及第二晶体管的漏极与触发信号端口 IN连接，第一晶体管的栅极与第一时钟输入口CLKl连接，所述第二晶体管的栅极与第三时钟输入口 CLK3连接，所述第二晶体管的源极及第一晶体管的源极相连接作为存储电荷M节点；
[0010]所述反相器模块由第三晶体管及第四晶体管构成，所述第三晶体管的漏极与第一电源输入端口 VDD连接，第三晶体管的栅极与第一时钟输入口 CLKl连接，所述第三晶体管的源极与第四晶体管的漏极连接构成反相输出节点QB，所述第四晶体管的源极与第一时钟输入口 CLKl连接，所述第四晶体管的栅极与缓存模块输出节点Q连接；
[0011]所述缓存模块由第五、第六、第七及第八晶体管和第一电容构成，所述第五晶体管的漏极与第二时钟输入口 CLK2连接，第五晶体管的栅极、第六晶体管的栅极及第一电容的一端均与存储电荷M节点连接，所述第六晶体管的源极、第七晶体管的漏极与第一电容的另一端与缓存模块输出节点Q连接;所述第七晶体管的栅极及第八晶体管的栅极与反向输出节点QB连接，所述第八晶体管的漏极与第三电源输入端口 VSSL连接；
[0012]所述传递模块由第九晶体管、第十晶体管、第十一晶体管及第二电容构成，所述第九晶体管的漏极及第十一晶体管的漏极与第三时钟输入口 CLK3连接，第九晶体管的栅极及第二电容的一端与输出节点Q连接，第九晶体管的源极、第二电容的另一端、第十晶体管的源极及第十一晶体管的栅极分别与第一输出端口 COUT连接，第十晶体管的栅极与反向输出节点QB连接，第十晶体管的漏极与第三电源输入端口 VSSL连接，所述第五晶体管的源极、第六晶体管的漏极、第七晶体管的源极及第八晶体管的源极与第十一晶体管的源极连接；
[0013]所述输出模块由第十二晶体管及第十三晶体管构成，所述第十二晶体管的漏极与第一电源输入端口 VDD连接，所述第十二晶体管的栅极与输出节点Q连接，所述第十二晶体管的源极与第十三晶体管的源极相连作为第二输出端口 0UT，所述第十三晶体管的漏极与第二电源输入端口VSS连接，所述第十三晶体管的栅极与反相输出节点QB连接。
[0014]一种行栅极驱动集成电路，由电源与时钟部分及N级级联的栅极驱动部分构成，所述N为自然数，每一级栅极驱动部分由第一、第二及第三驱动电路单元构成；
[0015]所述电源与时钟部分包括三根时钟引线、三根直流电压引线及触发脉冲引线VIN，所述三根时钟引线具体为第一时钟引线CKl、第二时钟引线CK2及第三时钟引线CK3，所述三根直流电压引线分别为第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL；
[0016]具体连接为:
[0017]每个驱动电路单元的第一电源输入端口 VDD、第二电源输入端口 VSS、第三电源输入端口 VSSL分别与电源与时钟部分的第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL连接；
[0018]其中，第一级栅极驱动部分的第一驱动电路单元的触发信号端口IN与触发脉冲引线VIN连接；
[0019]第一驱动电路单元的第一输出端口COUT与第二驱动电路单元的触发脉冲信号端口 IN连接，所述第二驱动电路单元的第一输出端口COUT与第三驱动电路单元的触发脉冲信号端口 IN连接，所述第三驱动电路单元的第一输出端口COUT与下一级栅极驱动部分的第一驱动电路单元的触发脉冲信号端口 IN连接；
[0020]每一级栅极驱动部分中:
[0021]所述第一驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第一时钟引线CKl、第二时钟引线CK2及第三时钟引线CK3连接；
[0022]所述第二驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第三时钟引线CK3、第一时钟引线CKl及第二时钟引线CK2连接；
[0023]所述第三驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第二时钟引线CKl、第一时钟引线CKl及第三时钟引线CK3。
[0024]一种行栅极驱动集成电路，包括对称分布在显示器两边用于驱动显示器行数为奇数的奇数行栅极驱动集成电路，及用于驱动显示器行数为偶数的偶数行栅极驱动集成电路；
[0025]所述奇数行栅极驱动集成电路及偶数行栅极驱动集成电路均由电源与时钟部分及N级级联的栅极驱动部分构成，所述N为自然数，每一级栅极驱动部分由第一、第二及第三驱动电路单元构成；
[0026]所述电源与时钟部分包括三根时钟引线、三根直流电压引线及触发脉冲引线VIN，所述三根时钟引线具体为第一时钟引线CKl、第二时钟引线CK2及第三时钟引线CK3，所述三根直流电压引线分别为第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL；
[0027]在奇数行栅极驱动集成电路及偶数行栅极驱动集成电路中，每个驱动电路单元的第一电源输入端口 VDD、第二电源输入端口 VSS、第三电源输入端口 VSSL分别与电源与时钟部分的第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL连接；
[0028]其中，第一级栅极驱动部分的第一驱动电路单元的触发信号端口IN与触发脉冲引线VIN连接；
[0029]第一驱动电路单元的第一输出端口COUT与第二驱动电路单元的触发脉冲信号端口 IN连接，所述第二驱动电路单元的第一输出端口COUT与第三驱动电路单元的触发脉冲信号端口 IN连接，所述第三驱动电路单元的第一输出端口COUT与下一级栅极驱动部分的第一驱动电路单元的触发脉冲信号端口 IN连接；
[0030]其中，奇数行栅极驱动集成电路:
[0031]所述第一驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第一时钟引线CKl、第二时钟引线CK2及第三时钟引线CK3连接；
[0032]所述第二驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第三时钟引线CK3、第一时钟引线CKl及第二时钟引线CK2连接；
[0033]所述第三驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第二时钟引线CKl、第一时钟引线CKl及第三时钟引线CK3;
[0034]其中，偶数行栅极驱动集成电路中:
[0035]所述第一驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第二时钟引线CK2、第三时钟引线CK3及第一时钟引线CKl连接；
[0036]所述第二驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口CLK3分别与第一时钟引线CKl、第二时钟引线CK2及第三时钟引线CK3连接；
[0037]所述第三驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第三时钟引线CK3、第一时钟引线CKl及第二时钟引线CK2。
[0038]—种驱动电路单元的驱动方法，包括如下步骤:
[0039]下述中，高电平为第一直流电压引线VD所对应高电平，第一低电平为第二直流电压引线VS所对应低电平，第二低电平为第三直流电压引线VL所对应低电平；
[0040]充电:触发信号端口 IN输入一个高电平信号，第一时钟输入口 CLKl变为高电平，第一晶体管被打开，M节点充电变为高电平，电荷存储在第一电容中；
[0041 ]缓存:触发信号端口 IN输入一个低电平，第一时钟输入口 CLKl变为低电平，第一晶体管、第三晶体管被关断，同时，第二时钟变为高电平，节点Q被充电，变为高电平，电荷被存储在第二电容中，第四晶体管被打开，节点QB被放电，变为低电平，将第七、八、十及十三晶体管的栅极关断，第九、十二晶体管被打开，第一输出端口 COUT输出低电平，第二输出端口OUT开始预充电，电压开始慢慢上升；
[0042]输出:第三时钟输入口CLK3变为高电平，将第二晶体管打开，M点电荷被释放，变为低电平，第五、六晶体管被关断，第二时钟输入端口 CLK2变为低电平，第三时钟输入口 CLK3驱动通过第九晶体管给第一输出端口 COUT充电，第一输出端口 COUT输出高电平，第三时钟输入口的高电平通过第十一晶体管反馈回第五晶体管的源极和第六晶体管的漏极，第七晶体管的漏极和第八晶体管的源极，抑制节点Q电荷泄露，而且节点Q电压打开第九晶体管和第十二晶体管，第二输出端口 OUT完全充电到高电平，驱动外围的显示屏像素电路的栅极；
[0043]重置:第一时钟输入口 CLKl变为高电平，第三时钟输入口 CLK3变为低电平，第九、十二晶体管被关断，第七、八、十、十三晶体管被打开，Q点电荷被释放，变为低电平，第一输出端口⑶UT和第二输出端口 OUT分别输出第一低电压和第二低电压。然后此状态一直持续到下一次触发信号变为高电平。
[0044]本发明的有益效果:
[0045](I)本发明的行驱动集成电路采用多个反馈回路维持电路稳定，利用直流电压驱动输出模块的大尺寸晶体管，从而大大降低电路的动态耦合功耗，有利于提高显示设备的用户体验；
[0046](2)本发明的驱动方法利用流水线型时钟驱动电路，同时只需要利用一种低电平的时钟信号驱动整个电路，对外部驱动要求低，电路内部能够利用电容自举耦合后的高电平驱动输出晶体管的栅极，从而实现电压的全摆幅输出；
[0047](3)电路可以应用在单边驱动的显示驱动规格中，也可以应用在双边驱动的显示驱动规格中，应用设计灵活，应用在双边驱动中，电路输出的波形有半个相位重叠，可以给像素电路预充电操作，提高显示质量。
【附图说明】
[0048]图1是本发明实施例1的行栅极驱动集成电路的电路图；
[0049]图2是本发明驱动电路单元的电路图；
[0050]图3是本发明驱动电路单元的工作波形图；
[0051 ]图4是本发明实施例1的工作波形图；
[0052]图5是本发明实施例2的行栅极驱动集成电路的电路图。
【具体实施方式】
[0053]下面结合实施例及附图，对本发明作进一步地详细说明，但本发明的实施方式不限于此。
[0054]实施例1
[0055]如图2所示，本发明的一种驱动电路单元，包括输入模块、反相器模块、缓存模块、传递模块、驱动输出模块、第一电源输入端口 VDD、第二电源输入端口 VSS、第三电源输入端口 VSSL、第一时钟输入口 CLKl、第二时钟输入口 CLK2、第三时钟输入口 CLK3、第一输出端口COUT、第二输出端口OUT及触发信号端口 IN;
[°°56]所述输入模块201由第一晶体管Tl及第二晶体管T2构成，所述第一晶体管及第二晶体管的漏极与触发信号端口 IN连接，第一晶体管的栅极与第一时钟输入口CLKl连接，所述第二晶体管的栅极与第三时钟输入口 CLK3连接，所述第二晶体管的源极及第一晶体管的源极相连接作为存储电荷M节点；
[0057]所述反相器模块202由第三晶体管T3及第四晶体管T4构成，所述第三晶体管T3的漏极与第一电源输入端口 VDD连接，第三晶体管的栅极与第一时钟输入口 CLKl连接，所述第三晶体管的源极与第四晶体管T4的漏极连接构成反相输出节点QB，所述第四晶体管的源极与第一时钟输入口CLKl连接，所述第四晶体管的栅极与缓存模块输出节点Q连接；
[0058]所述缓存模块203由第五、第六、第七及第八晶体管和第一电容构成，所述第五晶体管的漏极与第二时钟输入口 CLK2连接，第五晶体管T5的栅极、第六晶体管T6的栅极及第一电容Cl的一端均与存储电荷M节点连接，所述第六晶体管的源极、第七晶体管T7的漏极与第一电容另一端与缓存模块输出节点Q连接;所述第七晶体管T7的栅极与第八晶体管T8的栅极与反向输出节点QB连接，所述第八晶体管T8的漏极与第三电源输入端口 VSSL连接；
[0059]所述传递模块204由第九晶体管T9、第十晶体管T10、第十一晶体管Tll及第二电容C2构成，所述第九晶体管的漏极及第i^一晶体管的漏极与第三时钟输入口 CLK3连接，第九晶体管T9的栅极及第二电容的一端与输出节点Q连接，第九晶体管的源极、第二电容的另一端、第十晶体管的源极及第十一晶体管的栅极分别与第一输出端口 COUT连接，第十晶体管的栅极与反向输出节点QB连接，第十晶体管的漏极与第三电源输入端口 VSSL连接，所述第五晶体管的源极、第六晶体管的漏极、第七晶体管的源极及第八晶体管的漏极与第十一晶体管的源极连接；
[0060]所述输出模块205由第十二晶体管T12及第十三晶体管T13构成，所述第十二晶体管T12的漏极与第一电源输入端口 VDD连接，所述第十二晶体管的栅极与输出节点Q连接，所述第十二晶体管T12的源极与第十三晶体管的源极相连作为第二输出端口 0UT，所述第十三晶体T13管的漏极与第二电源输入端口 VSS连接，所述第十三晶体管的栅极与反相输出节点QB连接。
[0061 ] 如图3所示，一种驱动电路单元的驱动方法，包括如下步骤:
[0062]下述中，高电平为第一直流电压引线VD所对应高电平，第一低电平为第二直流电压引线VS所对应低电平，第二低电平为第三直流电压引线VL所对应低电平；
[0063]充电:触发信号端口IN输入一个高电平信号，第一时钟输入口 CLKl变为高电平，第一晶体管被打开，M节点充电变为高电平，电荷存储在第一电容中；
[0064]缓存:触发信号端口IN输入一个低电平，第一时钟输入口 CLKl变为低电平，第一晶体管、第三晶体管被关断，同时，第二时钟变为高电平，节点Q被充电，变为高电平，电荷被存储在第二电容中，第四晶体管被打开，节点QB被放电，变为低电平，将第七、八、十及十三晶体管的栅极关断，第九、十二晶体管被打开，第一输出端口 COUT输出低电平，第二输出端口OUT开始预充电，电压开始慢慢上升；
[0065]输出:第三时钟输入口CLK3变为高电平，将第二晶体管打开，M点电荷被释放，变为低电平，第五、六晶体管被关断，第二时钟输入端口 CLK2变为低电平，第三时钟输入口 CLK3驱动通过第九晶体管给第一输出端口 COUT充电，第一输出端口 COUT输出高电平，第三时钟输入口的高电平通过第十一晶体管反馈回第五晶体管的源极和第六晶体管的漏极，第七晶体管的漏极和第八晶体管的源极，抑制节点Q电荷泄露，而且节点Q电压打开第九晶体管和第十二晶体管，第二输出端口 OUT完全充电到高电平，驱动外围的显示屏像素电路的栅极；
[0066]重置:第一时钟输入口 CLKl变为高电平，第三时钟输入口 CLK3变为低电平，第九、十二晶体管被关断，第七、八、十、十三晶体管被打开，Q点电荷被释放，变为低电平，COUT和OUT节点分别输出第一低电压和第二低电压。然后此状态一直持续到下一次触发信号变为高电平。
[0067]如图1所示，由本发明所述的驱动电路单元构成的行栅极驱动集成电路，由电源与时钟部分104及N级级联的栅极驱动部分构成，所述N为自然数，每一级栅极驱动部分由第一、第二及第三驱动电路单元101-103构成；
[0068]所述电源与时钟部分包括三根时钟引线、三根直流电压引线及触发脉冲引线VIN，所述三根时钟引线具体为第一时钟引线CKl、第二时钟引线CK2及第三时钟引线CK3，所述三根直流电压引线分别为第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL，三根直流电压引线是不同电压值的直流驱动电压，时钟信号是频率与电压相同但脉冲相位不同；
[0069]具体连接为:
[0070]每个驱动电路单元的第一电源输入端口 VDD、第二电源输入端口 VSS、第三电源输入端口 VSSL分别与电源与时钟部分的第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL连接，第一级栅极驱动部分的第一驱动电路单元的触发信号端口 IN与触发脉冲引线VIN连接；
[0071]第一驱动电路单元101的第一输出端口COUT与第二驱动电路单元的触发脉冲信号端口 IN连接，所述第二驱动电路单元的第一输出端口COUT与第三驱动电路单元的触发脉冲信号端口 IN连接，所述第三驱动电路单元的第一输出端口COUT与下一级栅极驱动部分的第一驱动电路单元的触发脉冲信号端口 IN连接；
[0072]每一级栅极驱动部分中:
[0073]所述第一驱动电路单元101的第一时钟输入口CLK1、第二时钟输入口CLK2及第三时钟输入口 CLK3分别与第一时钟引线CKl、第二时钟引线CK2及第三时钟引线CK3连接；
[0074]所述第二驱动电路单元102的第一时钟输入口CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第三时钟引线CK3、第一时钟引线CKl及第二时钟引线CK2连接；
[0075]所述第三驱动电路单元103的第一时钟输入口CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第二时钟引线CKl、第一时钟引线CKl及第三时钟引线CK3。
[0076]如图4所示为该行栅极驱动集成电路的工作波形图，通过逐级输出脉冲信号驱动显示屏的像素电路。
[0077]实施例2
[0078]如图5所示，由本发明的驱动电路单元构成行栅极驱动集成电路，包括对称分布在显示器两边用于驱动显示器行数为奇数的奇数行栅极驱动集成电路，及用于驱动显示器行数为偶数的偶数行栅极驱动集成电路；
[0079]所述奇数行栅极驱动集成电路及偶数行栅极驱动集成电路均由电源与时钟部分及N级级联的栅极驱动部分构成，所述N为自然数，每一级栅极驱动部分由第一、第二及第三驱动电路单元构成；
[0080]所述电源与时钟部分包括三根时钟引线、三根直流电压引线及触发脉冲引线VIN，所述三根时钟引线具体为第一时钟引线CKl、第二时钟引线CK2及第三时钟引线CK3，所述三根直流电压引线分别为第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL；
[0081]在奇数行栅极驱动集成电路及偶数行栅极驱动集成电路中，每个驱动电路单元的第一电源输入端口 VDD、第二电源输入端口 VSS、第三电源输入端口 VSSL分别与电源与时钟部分的第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL连接，第一级栅极驱动部分的第一驱动电路单元的触发信号端口 IN与触发脉冲引线VIN连接；
[0082]第一驱动电路单元的第一输出端口COUT与第二驱动电路单元的触发脉冲信号端口 IN连接，所述第二驱动电路单元的第一输出端口COUT与第三驱动电路单元的触发脉冲信号端口 IN连接，所述第三驱动电路单元的第一输出端口COUT与下一级栅极驱动部分的第一驱动电路单元的触发脉冲信号端口 IN连接；
[0083]其中，奇数行栅极驱动集成电路:
[0084]所述第一驱动电路单元的第一时钟输入口CLK1、第二时钟输入口CLK2及第三时钟输入口 CLK3分别与第一时钟引线CKl、第二时钟引线CK2及第三时钟引线CK3连接；
[0085]所述第二驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第三时钟引线CK3、第一时钟引线CKl及第二时钟引线CK2连接；
[0086]所述第三驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第二时钟引线CK2、第一时钟引线CKl及第三时钟引线CK3;
[0087]其中，偶数行栅极驱动集成电路中:
[0088]所述第一驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第二时钟引线CK2、第三时钟引线CK3及第一时钟引线CKl连接；
[0089]所述第二驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第一时钟引线CKl、第二时钟引线CK2及第三时钟引线CK3连接；
[0090]所述第三驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第三时钟引线CK3、第一时钟引线CKl及第二时钟引线CK2。
[0091]本实施例中电路连接方式通过逐级输出脉冲信号驱动显示屏的像素电路。
[0092]本发明在输出模块中，利用直流电源驱动大尺寸的薄膜晶体管，大大降低电路的动态耦合功耗。电路驱动仅采用一种低电平类型的时钟信号驱动，并且能够利用电容自举耦合后的高电压驱动输出晶体管的栅极，能够实现电压的全摆幅输出。电路可以灵活应用于单边驱动和双边驱动的显示驱动设计中，应用在双边驱动中，电路输出的波形有半个相位重叠，可以给像素电路预充电操作，提高显示质量。
[0093]上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受所述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。
【主权项】
1.一种驱动电路单元，其特征在于，包括输入模块、反相器模块、缓存模块、传递模块、驱动输出模块、第一电源输入端口 VDD、第二电源输入端口 VSS、第三电源输入端口 VSSL、第一时钟输入口CLKl、第二时钟输入口CLK2、第三时钟输入口CLK3、第一输出端口⑶UT、第二输出端口OUT及触发信号端口 IN; 所述输入模块由第一晶体管及第二晶体管构成，所述第一晶体管及第二晶体管的漏极与触发信号端口 IN连接，第一晶体管的栅极与第一时钟输入口CLKl连接，所述第二晶体管的栅极与第三时钟输入口 CLK3连接，所述第二晶体管的源极及第一晶体管的源极相连接作为存储电荷M节点； 所述反相器模块由第三晶体管及第四晶体管构成，所述第三晶体管的漏极与第一电源输入端口 VDD连接，第三晶体管的栅极与第一时钟输入口 CLKl连接，所述第三晶体管的源极与第四晶体管的漏极连接构成反相输出节点QB，所述第四晶体管的源极与第一时钟输入口CLKl连接，所述第四晶体管的栅极与缓存模块输出节点Q连接； 所述缓存模块由第五、第六、第七及第八晶体管和第一电容构成，所述第五晶体管的漏极与第二时钟输入口 CLK2连接，第五晶体管的栅极、第六晶体管的栅极及第一电容的一端均与存储电荷M节点连接，所述第六晶体管的源极、第七晶体管的漏极与第一电容的另一端与缓存模块输出节点Q连接;所述第七晶体管的栅极及第八晶体管的栅极与反向输出节点QB连接，所述第八晶体管的漏极与第三电源输入端口 VSSL连接； 所述传递模块由第九晶体管、第十晶体管、第十一晶体管及第二电容构成，所述第九晶体管的漏极及第i^一晶体管的漏极与第三时钟输入口 CLK3连接，第九晶体管的栅极及第二电容的一端与输出节点Q连接，第九晶体管的源极、第二电容的另一端、第十晶体管的源极及第十一晶体管的栅极分别与第一输出端口 COUT连接，第十晶体管的栅极与反向输出节点QB连接，第十晶体管的漏极与第三电源输入端口 VSSL连接，所述第五晶体管的源极、第六晶体管的漏极、第七晶体管的源极及第八晶体管的源极与第i^一晶体管的源极连接； 所述输出模块由第十二晶体管及第十三晶体管构成，所述第十二晶体管的漏极与第一电源输入端口 VDD连接，所述第十二晶体管的栅极与输出节点Q连接，所述第十二晶体管的源极与第十三晶体管的源极相连作为第二输出端口 0UT，所述第十三晶体管的漏极与第二电源输入端口 VSS连接，所述第十三晶体管的栅极与反相输出节点QB连接。2.—种由权利要求1所述的驱动电路单元构成的行栅极驱动集成电路，其特征在于， 由电源与时钟部分及N级级联的栅极驱动部分构成，所述N为自然数，每一级栅极驱动部分由第一、第二及第三驱动电路单元构成； 所述电源与时钟部分包括三根时钟引线、三根直流电压引线及触发脉冲引线VIN，所述三根时钟引线具体为第一时钟引线CKl、第二时钟引线CK2及第三时钟引线CK3，所述三根直流电压引线分别为第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL; 具体连接为: 每个驱动电路单元的第一电源输入端口 VDD、第二电源输入端口 VSS、第三电源输入端口 VSSL分别与电源与时钟部分的第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL连接； 其中，第一级栅极驱动部分的第一驱动电路单元的触发信号端口 IN与触发脉冲引线VIN连接； 第一驱动电路单元的第一输出端口 COUT与第二驱动电路单元的触发脉冲信号端口 IN连接，所述第二驱动电路单元的第一输出端口 COUT与第三驱动电路单元的触发脉冲信号端口 IN连接，所述第三驱动电路单元的第一输出端口COUT与下一级栅极驱动部分的第一驱动电路单元的触发脉冲信号端口 IN连接； 每一级栅极驱动部分中: 所述第一驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第一时钟引线CKl、第二时钟引线CK2及第三时钟引线CK3连接； 所述第二驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第三时钟引线CK3、第一时钟引线CKl及第二时钟引线CK2连接； 所述第三驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第二时钟引线CKl、第一时钟引线CKl及第三时钟引线CK3。3.—种由权利要求1所述的行栅极驱动集成电路，其特征在于，包括对称分布在显示器两边用于驱动显示器行数为奇数的奇数行栅极驱动集成电路，及用于驱动显示器行数为偶数的偶数行栅极驱动集成电路； 所述奇数行栅极驱动集成电路及偶数行栅极驱动集成电路均由电源与时钟部分及N级级联的栅极驱动部分构成，所述N为自然数，每一级栅极驱动部分由第一、第二及第三驱动电路单元构成； 所述电源与时钟部分包括三根时钟引线、三根直流电压引线及触发脉冲引线VIN，所述三根时钟引线具体为第一时钟引线CKl、第二时钟引线CK2及第三时钟引线CK3，所述三根直流电压引线分别为第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL; 在奇数行栅极驱动集成电路及偶数行栅极驱动集成电路中，每个驱动电路单元的第一电源输入端口 VDD、第二电源输入端口 VSS、第三电源输入端口 VSSL分别与电源与时钟部分的第一直流电压引线VD、第二直流电压引线VS及第三直流电压引线VL连接； 其中，第一级栅极驱动部分的第一驱动电路单元的触发信号端口 IN与触发脉冲引线VIN连接； 第一驱动电路单元的第一输出端口 COUT与第二驱动电路单元的触发脉冲信号端口 IN连接，所述第二驱动电路单元的第一输出端口 COUT与第三驱动电路单元的触发脉冲信号端口 IN连接，所述第三驱动电路单元的第一输出端口COUT与下一级栅极驱动部分的第一驱动电路单元的触发脉冲信号端口 IN连接； 其中，奇数行栅极驱动集成电路: 所述第一驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第一时钟引线CKl、第二时钟引线CK2及第三时钟引线CK3连接； 所述第二驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第三时钟引线CK3、第一时钟引线CKl及第二时钟引线CK2连接； 所述第三驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第二时钟引线CKl、第一时钟引线CKl及第三时钟引线CK3; 其中，偶数行栅极驱动集成电路中: 所述第一驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第二时钟引线CK2、第三时钟引线CK3及第一时钟引线CKl连接； 所述第二驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第一时钟引线CKl、第二时钟引线CK2及第三时钟引线CK3连接； 所述第三驱动电路单元的第一时钟输入口 CLKl、第二时钟输入口 CLK2及第三时钟输入口 CLK3分别与第三时钟引线CK3、第一时钟引线CKl及第二时钟引线CK2。4.一种实现权利要求1所述的一种驱动电路单元的驱动方法，其特征在于，包括如下步骤: 下述中，高电平为第一直流电压引线VD所对应高电平，第一低电平为第二直流电压引线VS所对应低电平，第二低电平为第三直流电压引线VL所对应低电平； 充电:触发信号端口 IN输入一个高电平信号，第一时钟输入口CLKl变为高电平，第一晶体管被打开，M节点充电变为高电平，电荷存储在第一电容中； 缓存:触发信号端口 IN输入一个低电平，第一时钟输入口 CLKl变为低电平，第一晶体管、第三晶体管被关断，同时，第二时钟变为高电平，节点Q被充电，变为高电平，电荷被存储在第二电容中，第四晶体管被打开，节点QB被放电，变为低电平，将第七、八、十及十三晶体管的栅极关断，第九、十二晶体管被打开，第一输出端口 COUT输出低电平，第二输出端口 OUT开始预充电，电压开始慢慢上升； 输出:第三时钟输入口 CLK3变为高电平，将第二晶体管打开，M点电荷被释放，变为低电平，第五、六晶体管被关断，第二时钟输入端口 CLK2变为低电平，第三时钟输入口 CLK3驱动通过第九晶体管给第一输出端口 COUT充电，第一输出端口 COUT输出高电平，第三时钟输入口的高电平通过第十一晶体管反馈回第五晶体管的源极和第六晶体管的漏极，第七晶体管的漏极和第八晶体管的源极，抑制节点Q电荷泄露，而且节点Q电压打开第九晶体管和第十二晶体管，第二输出端口 OUT完全充电到高电平，驱动外围的显示屏像素电路的栅极； 重置:第一时钟输入口 CLKl变为高电平，第三时钟输入口 CLK3变为低电平，第九、十二晶体管被关断，第七、八、十、十三晶体管被打开，Q点电荷被释放，变为低电平，第一输出端口 COUT和第二输出端口 OUT节点分别输出第一低电压和第二低电压，然后此状态一直持续到下一次触发信号变为高电平。
【文档编号】G09G3/3258GK105931601SQ201610504990
【公开日】2016年9月7日
【申请日】2016年6月28日
【发明人】吴为敬, 李冠明, 胡宇峰, 徐苗, 王磊, 彭俊彪
【申请人】华南理工大学