移位寄存器及其驱动方法、栅极驱动电路的制作方法
【专利摘要】本发明提供一种移位寄存器及其驱动方法、栅极驱动电路，属于栅极驱动电路技术领域，其可至少部分解决现有的具有分时驱动功能的移位寄存器在暂停工作时第一节点的电平可能变化，从而影响后续显示的问题。本发明的移位寄存器包括电容、第一暂停端，所述电容的第一极连接第一节点，所述第一暂停端用于输入第一暂停信号以使移位寄存器暂停工作，且所述移位寄存器还包括：保持单元，与所述第一节点和第一暂停端相连，用于在所述第一暂停端输入第一暂停信号且第一节点为第一电平时，向所述第一节点输入第一电平。
【专利说明】
移位寄存器及其驱动方法、栅极驱动电路
技术领域
[0001]本发明属于栅极驱动电路技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。
【背景技术】
[0002]显示装置(液晶显示装置、有机发光二极管显示装置等)的阵列基板可采用栅极驱动电路(GOA)驱动栅线。栅极驱动电路由多个级联的移位寄存器构成，每个移位寄存器驱动一条栅线，同时也为其他移位寄存器提供信号，以改变其他移位寄存器的工作状态。
[0003]栅线有些情况下要被分时驱动，例如在具有触控功能的阵列基板中，栅线在显示阶段进行扫描，而在触控阶段则可作为触控电极。因此在触控阶段栅极驱动电路不能输出导通信号，而在触控阶段结束后栅极驱动电路要“继续”工作，向下一条栅线输出导通信号。换言之，触控阶段中栅极驱动电路的各移位寄存器应“暂停工作”，其各节点的电平应保持触控阶段(暂停阶段)前的水平，以在暂停结束后立即进入下一阶段的工作。
[0004]—种具有分时驱动功能的移位寄存器及其驱动时序如图1、图2，该移位寄存器包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管Ml O、电容C、第一电压端VDS、第二电压端VSD、第三电压端VSS、第一暂停端GCL、第二暂停端GCH、输出端OUTPUT、第一输入端INPUT1、第二输入端INPUT2、时钟端CLK、第一节点PU、第二节点H)等。在显示阶段，移位寄存器的第一暂停端GCL和第二暂停端GCH分别输入低电平和高电平，而在触控阶段(暂停阶段)中，二者的电平互换，从而使第三电压端VSS的低电平可经第一晶体管Ml进入输出端OUTPUT，保证移位寄存器在触控阶段输出低电平；同时，第八晶体管M8、第九晶体管M9、第十晶体管MlO均关断，以使第一节点PU(上拉节点)保持之前的电平(多数移位寄存器中均为低电平)，移位寄存器暂停工作。
[0005]如图2所示，在触控阶段(暂停阶段)开始时必有一个移位寄存器正好刚结束第一显示阶段，该移位寄存器的第一节点PU此时为高电平，且应在触控阶段保持高电平，以便在暂停结束后(即第二显示阶段中)使三晶体管M3导通，通过第三晶体管M3将时钟端CLK的高电平传输至输出端OUTPUT，输出导通信号。但是，第八晶体管M8、第九晶体管M9、第十晶体管MlO不可避免的存在漏电流，且触控阶段一般持续时间较长，故在触控阶段中第一节点PU的电平会逐渐降低，导致暂停结束后其电平偏低，第三晶体管M3的导通不良，从而该移位寄存器无法输出合格的导通信号，导致屏幕上出现黑线。且由于显示阶段和触控阶段是快速交替的，故屏幕上会出现多条黑线，影响显示效果。
【发明内容】
[0006]本发明至少部分解决现有的具有分时驱动功能的移位寄存器在暂停工作时第一节点的电平可能变化，从而影响后续显示的问题，提供一种可保证暂停工作时第一节点电平不变的移位寄存器及其驱动方法、栅极驱动电路。
[0007]解决本发明技术问题所采用的技术方案是一种移位寄存器，包括电容、第一暂停端，所述电容的第一极连接第一节点，所述第一暂停端用于输入第一暂停信号以使移位寄存器暂停工作，且所述移位寄存器还包括:
[0008]保持单元，与所述第一节点和第一暂停端相连，用于在所述第一暂停端输入第一暂停信号且第一节点为第一电平时，向所述第一节点输入第一电平。
[0009]优选的是，所述第一暂停信号为第一电平;所述保持单元用于在所述第一暂停端输入第一暂停信号且第一节点为第一电平时，将第一暂停端与第一节点导通。
[0010]进一步优选的是，所述保持单元包括:第十一晶体管，其第一极连接第一暂停端，第二极连接第一节点;第十二晶体管，其第一极连接第一暂停端，第二极连接第十一晶体管的栅极，栅极连接第一节点；所述第十一晶体管与第十二晶体管均在栅极为第一电平时导通。
[0011 ]进一步优选的是，所述移位寄存器包括:
[0012]第一节点模块，用于根据第一输入端、第二输入端、第二节点的信号将第一电压端、第二电压端、第三电压端的信号传输至第一节点；
[0013]第二节点模块，用于根据第一节点、第二暂停端的信号将第二暂停端、第三电压端的信号传输至第二节点；
[0014]输出模块，用于根据第一节点、第二节点的信号将时钟端、第三电压端的信号传输至输出端；
[0015]暂停模块，用于根据第一暂停端的信号将第三电压端的信号传输至输出端。
[0016]进一步优选的是，所述第一节点模块包括第八晶体管、第九晶体管、第十晶体管；第二节点模块包括第四晶体管、第五晶体管、第六晶体管、第七晶体管;输出模块包括第二晶体管、第三晶体管;所述暂停模块包括第一晶体管;其中，
[0017]所述第一晶体管的第一极连接输出端，第二极连接第三电压端，栅极连接第一暂停端；
[0018]所述第二晶体管的第一极连接时钟端，第二极连接输出端，栅极连接第一节点；
[0019]所述第三晶体管的第一极连接输出端，第二极连接第三电压端，栅极连接第二节占.V ，
[0020]所述第四晶体管的第一极连接第五晶体管的第二极，第二极连接第三电压端，栅极连接第一节点；
[0021 ]所述第五晶体管的第一极和栅极连接第二暂停端；
[0022]所述第六晶体管的第一极连接第二节点，第二极连接第三电压端，栅极连接第一节点；
[0023]所述第七晶体管的第一极连接第二暂停端，第二极连接第二节点，栅极连接第五晶体管的第二极；
[0024]所述第八晶体管的第一极连接第一电压端，第二极连接第一节点，栅极连接第一输入端；
[0025]所述第九晶体管的第一极连接第一节点，第二极连接第二电压端，栅极连接第二输入端；
[0026]所述第十晶体管的第一极连接第一节点，第二极连接第三电压端，栅极连接第二节点；
[0027]所述电容的第二极连接输出端。
[0028]进一步优选的是，所有所述晶体管均为N型晶体管，所述第一电平为高电平，第二电平为低电平;或者，所有所述晶体管均为P型晶体管，所述第一电平为低电平，第二电平为高电平。
[0029]解决本发明技术问题所采用的技术方案是一种上述移位寄存器的驱动方法，其包括:
[0030]暂停阶段:向所述第一暂停端输入第一暂停信号，以使所述移位寄存器暂停工作，若此时所述第一节点为第一电平，则所述保持单元向第一节点输入第一电平。
[0031]优选的是，在驱动过程中，持续向所述第三电压端输入第二电平，向所述第一电压端输入第一电平，向所述第二电压端输入第二电平；
[0032]在所述暂停阶段前，还包括第一显示阶段:向所述第一输入端输入第一电平，向所述第二输入端输入第二电平，向所述时钟端输入第二电平，向所述第一暂停端输入第二电平，向所述第二暂停端输入第一电平；
[0033]所述暂停阶段具体包括:向所述第一输入端输入第二电平，向所述第二输入端输入第二电平，向所述时钟端输入第二电平，向所述第一暂停端输入第一电平，向所述第二暂停端输入第二电平；
[0034]在所述暂停阶段后，还包括:
[0035]第二显示阶段:向所述第一输入端输入第二电平，向所述第二输入端输入第二电平，向所述时钟端输入第一电平，向所述第一暂停端输入第二电平，向所述第二暂停端输入第一电平；
[0036]第三显示阶段:向所述第一输入端输入第二电平，向所述第二输入端输入第一电平，向所述时钟端输入第二电平，向所述第一暂停端输入第二电平，向所述第二暂停端输入第一电平；
[0037]第四显示阶段:向所述第一输入端输入第二电平，向所述第二输入端输入第二电平，向所述第一暂停端输入第二电平，向所述第二暂停端输入第一电平。
[0038]优选的是，在驱动过程中，持续向所述第三电压端输入第二电平，向所述第一电压端输入第二电平，向所述第二电压端输入第一电平；
[0039]在所述暂停阶段前，还包括第一显示阶段:向所述第一输入端输入第二电平，向所述第二输入端输入第一电平，向所述时钟端输入第二电平，向所述第一暂停端输入第二电平，向所述第二暂停端输入第一电平；
[0040]所述暂停阶段具体包括:向所述第一输入端输入第二电平，向所述第二输入端输入第二电平，向所述时钟端输入第二电平，向所述第一暂停端输入第一电平，向所述第二暂停端输入第二电平；
[0041]在所述暂停阶段后，还包括:
[0042]第二显示阶段:向所述第一输入端输入第二电平，向所述第二输入端输入第二电平，向所述时钟端输入第一电平，向所述第一暂停端输入第二电平，向所述第二暂停端输入第一电平；
[0043]第三显示阶段:向所述第一输入端输入第一电平，向所述第二输入端输入第二电平，向所述时钟端输入第二电平，向所述第一暂停端输入第二电平，向所述第二暂停端输入第一电平；
[0044]第四显示阶段:向所述第一输入端输入第二电平，向所述第二输入端输入第二电平，向所述第一暂停端输入第二电平，向所述第二暂停端输入第一电平。
[0045]解决本发明技术问题所采用的技术方案是一种栅极驱动电路，其包括:
[0046]多个级联的上述移位寄存器，
[0047]本发明的移位寄存器中包括保持单元，当移位寄存器暂停工作时，若其第一节点应保持第一电平，则保持单元可不断向第一节点输送第一电平的信号，从而避免第一节点的电平因漏电流等变化，保证暂停后移位寄存器可正常工作，不对显示造成影响。
【附图说明】
[0048]图1为现有的一种移位寄存器的电路图；
[0049]图2为现有的一种移位寄存器进行暂停时的驱动时序图；
[0050]图3为本发明的实施例的一种移位寄存器的电路图；
[0051 ]图4为本发明的实施例的一种移位寄存器的驱动时序图；
[0052]图5为现有的和本发明的移位寄存器不进行暂停时部分位置的电平模拟图；
[0053]图6为现有的和本发明的移位寄存器进行暂停时第一节点的电平模拟图；
[0054]图7为本发明的实施例的栅极驱动电路的组成示意框图；
[0055]其中，附图标记为:1、保持单元;Ml、第一晶体管;M2、第二晶体管;M3、第三晶体管；M4、第四晶体管;M5、第五晶体管;M6、第六晶体管;M7、第七晶体管;M8、第八晶体管;M9、第九晶体管;MlO、第十晶体管;Ml 1、第^^一晶体管;Ml 2、第十二晶体管;C、电容;VDS、第一电压端;VSD、第二电压端;VSS、第三电压端;GCL、第一暂停端;GCH、第二暂停端;OUTPUT、输出端；INPUTl、第一输入端；INPUT2、第二输入端;CLK、时钟端;PU、第一节点;PD、第二节点。
【具体实施方式】
[0056]为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和【具体实施方式】对本发明作进一步详细描述。
[0057]实施例1:
[0058]如图3至图7所示，本实施例提供一种移位寄存器，其包括电容C、第一暂停端GCL，电容C的第一极连接第一节点HJ，第一暂停端GCL用于输入第一暂停信号以使移位寄存器暂停工作，且移位寄存器还包括:
[0059]保持单元I，与第一节点PU和第一暂停端GCL相连，用于在第一暂停端GCL输入第一暂停信号且第一节点PU为第一电平时，向第一节点PU输入第一电平。
[0060]本实施例的移位寄存器中包括保持单元I，当移位寄存器暂停工作时，若其第一节点PU应保持第一电平，则保持单元I可不断向第一节点PU输送第一电平的信号，从而避免第一节点PU的电平因漏电流等变化，保证暂停后移位寄存器可正常工作，不对显示造成影响。
[0061]优选的，第一暂停信号为第一电平;保持单元I用于在第一暂停端GCL输入第一暂停信号且第一节点PU为第一电平时，将第一暂停端GCL与第一节点PU导通。
[0062]也就是说，若在暂停时，第一暂停端GCL接入的信号就是第一电平，则保持单元I只要将第一暂停端GCL与第一节点PU导通，把暂停信号直接引入第一节点PU即可实现保持第一节点PU为第一电平的目的。
[0063]更优选的，保持单元I包括:
[0064]第^^一晶体管Mll，其第一极连接第一暂停端GCL，第二极连接第一节点PU;
[0065]第十二晶体管M12，其第一极连接第一暂停端GCL，第二极连接第^^一晶体管MlI的栅极，栅极连接第一节点PU ；
[0066]第^一晶体管MlI与第十二晶体管M12均在栅极为第一电平时导通。
[0067]也就是说，如图3所示，保持单元I可由两个晶体管组成，其中第十二晶体管M12的栅极连接第一节点PU，故当第一节点HJ为第一电平时其导通，将第一暂停端GCL的信号导入第十一晶体管Mll的栅极连，若此时第一暂停端GCL输入第一电平(即暂停信号)，则第十一晶体管Mll也导通，从而可将第一电平(暂停信号)输入到第一节点PU;而若第一暂停端GCL输入的不是第一电平(即此时不是暂停状态)，或者第一节点PU不是第一电平(即该级移位寄存器不用保持第一节点HJ的电平)，则第一暂停端GCL的信号均不能输入到第一节点PU。
[0068]可见，以上保持单元I可确保只有在第一节点PU和第一暂停端GCL的信号均为第一电平时才对第一节点PU进行补偿，从而保证在暂停阶段中第一节点PU的电平不变，避免其对暂停结束后的显示造成不良影响；而且，该保持单元I仅包括两个晶体管，也不需要增加额外的控制线，因此结构简单，可靠性好。
[0069]当然，以上的保持单元I并不限于用在图3的移位寄存器中，其也可直接加在其他一种的移位寄存器的第一节点PU处。
[0070]当然，保持单元I的具体形式也并不限于此，只要其能确保在第一暂停端GCL输入暂停信号(即移位寄存器暂停工作)且第一节点HJ为第一电平时，能向第一节点PU输入第一电平即可。
[0071 ]优选的，下面对移位寄存器的具体结构进行介绍，该移位寄存器包括:
[0072]第一节点模块，用于根据第一输入端INPUTl、第二输入端INPUT2、第二节点H)的信号将第一电压端VDS、第二电压端VSD、第三电压端VSS的信号传输至第一节点PU;
[0073]第二节点模块，用于根据第一节点PU、第二暂停端GCH的信号将第二暂停端GCH、第三电压端VSS的信号传输至第二节点ro;
[0074]输出模块，用于根据第一节点PU、第二节点ro的信号将时钟端CLK、第三电压端VSS的信号传输至输出端OUTPUT;
[0075]暂停模块，用于根据第一暂停端GCL的信号将第三电压端VSS的信号传输至输出端OUTPUT。
[0076]更优选的，第一节点模块包括第八晶体管M8、第九晶体管M9、第十晶体管M10;第二节点模块包括第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7;输出模块包括第二晶体管M2、第三晶体管M3;暂停模块包括第一晶体管Ml;其中，
[0077]第一晶体管Ml的第一极连接输出端OUTPUT，第二极连接第三电压端VSS，栅极连接第一暂停端GCL;
[0078]第二晶体管M2的第一极连接时钟端CLK，第二极连接输出端OUTPUT，栅极连接第一节点HJ;
[0079]第三晶体管M3的第一极连接输出端OUTPUT，第二极连接第三电压端VSS，栅极连接第二节点ro;
[0080]第四晶体管M4的第一极连接第五晶体管M5的第二极，第二极连接第三电压端VSS，栅极连接第一节点PU ；
[0081 ]第五晶体管M5的第一极和栅极连接第二暂停端GCH;
[0082]第六晶体管M6的第一极连接第二节点H)，第二极连接第三电压端VSS，栅极连接第一节点HJ;
[0083]第七晶体管M7的第一极连接第二暂停端GCH，第二极连接第二节点H)，栅极连接第五晶体管M5的第二极；
[0084]第八晶体管M8的第一极连接第一电压端VDS，第二极连接第一节点PU，栅极连接第一输入端INPUTl ；
[0085]第九晶体管M9的第一极连接第一节点PU，第二极连接第二电压端VSD，栅极连接第二输入端INPUT2;
[0086]第十晶体管MlO的第一极连接第一节点PU，第二极连接第三电压端VSS，栅极连接第二节点ro;
[0087]电容C的第二极连接输出端OUTPUT。
[0088]可见，根据以上的移位寄存器具体结构，第一节点PU也就是上拉节点，而保持单元I用于使第一节点PU保持能使各晶体管导通的电平。但应当理解，以上形式并不是对本发明的限定，例如:保持单元I也可用于其他结构的移位寄存器中，保持单元I也可用于保持其他节点的电平，保持单元I也可用于保持能使各晶体管关断的电平等。
[0089]优选的，作为本实施例的一种方式，以上晶体管(包括第十一晶体管Mll和第十二晶体管M12)均为N型晶体管，即各晶体管均在栅极为高电平时导通，栅极为低电平时关断；相应的，此时第一电平为高电平，第二电平为低电平。
[0090]或者，作为本实施例的另一种方式，以上晶体管(包括第十一晶体管Mll和第十二晶体管M12)也可均为P型晶体管，相应的，此时第一电平为低电平，第二电平为高电平。
[0091 ]本实施例还提供一种移位寄存器的驱动方法，其包括:
[0092]暂停阶段:向第一暂停端GCL输入第一暂停信号，以使移位寄存器暂停工作，若此时第一节点HJ为第一电平，则保持单元I向第一节点PU输入第一电平。
[0093]也就是说，对于以上的移位寄存器，当其要进入暂停阶段时，可按照正常方式向其输入暂停信号，由于保持单元I的作用，对于此时第一节点PU为第一电平的移位寄存器，保持单元I会向第一节点PU输入第一电平，以保持其电平不变。
[0094]具体的，下面以晶体管均为N型、第一电平为高电平、第二电平为低电平的移位寄存器为例，对其驱动方法进行详细介绍。
[0095]其中，由以上移位寄存器构成的栅极驱动电路可实现双向驱动，即其可按照第η条，第η+1条、第η+2条栅线的顺序输出导通信号(正向扫描)，也可按照第η条，第η-1条、第η-2条栅线的顺序输出导通信号(反向扫描)。
[0096]如图4所示，当正向扫描时，需要持续向第三电压端VSS输入低电平，向第一电压端VDS输入高电平，向第二电压端VSD输入低电平;而移位寄存器的驱动方法具体包括:
[0097]S01、第一显示阶段(充电阶段):向第一输入端INPUTl输入高电平，向第二输入端INPUT2输入低电平，向时钟端CLK输入低电平，向第一暂停端GCL输入低电平，向第二暂停端GCH输入高电平。
[0098]本阶段中，第一输入端INPUTl (连接上一级移位寄存器的输出端OUTPUT)输入高电平，从而第八晶体管M8导通，将第一电压端VDS的高电平引入第一节点PU。进而，第二晶体管M2导通，将时钟端CLK的低电平引入输出端OUTPUT，移位寄存器输出低电平。
[0099]S02、暂停阶段(如触控阶段):向第一输入端INPUTl输入低电平，向第二输入端INPUT2输入低电平，向时钟端CLK输入低电平，向第一暂停端GCL输入高电平，向第二暂停端GCH输入低电平。
[0100]当因为一些原因(如要进行触控)要使各移位寄存器暂停工作时，可使第一暂停端GCL和第二暂停端GCH的电平反转，同时使时钟端CLK持续输入低电平。
[0101]本阶段中，对于本移位寄存器(如第η级移位寄存器)，其第一暂停端GCL为高电平，故第三电压端VSS的低电平经第一晶体管Ml传输至输出端OUTPUT，移位寄存器持续输出低电平。同时，由于该移位寄存器的第一节点PU为高电平，从而如前所述，第十二晶体管M12和第i^一晶体管Mll导通，将第一暂停端GCL的高电平引入第一节点PU，以保持其高电平状态。由于此时时钟端CLK持续为低电平，故虽然第二晶体管M2导通，但移位寄存器仍可稳定的输出低电平。
[0102 ]当然，以上第一暂停端GCL、第二暂停端GCH的信号是同时提供给栅极驱动电路中的全部移位寄存器的，故此时所有移位寄存器的第一晶体管Ml均导通，各移位寄存器均可稳定输出低电平。而由于其他级移位寄存器此前不处于第一显示阶段，故暂停阶段开始时它们的第一节点PU均为低电平，故暂停阶段中它们的第十二晶体管M12和第十一晶体管Mll关断，保持单元I并不起作用，第一节点PU可保持低电平。
[0103]S03、第二显示阶段(输出阶段):向第一输入端INPUTl输入低电平，向第二输入端INPUT2输入低电平，向时钟端CLK输入高电平，向第一暂停端GCL输入低电平，向第二暂停端GCH输入高电平。
[0104]当触控等操作完成后，暂停阶段结束，第一暂停端GCL和第二暂停端GCH的信号再次反转，而时钟端CLK则继续输入高电平(在暂停阶段前其输入的是低电平)。
[0105]由于保持单元I的作用，故本阶段开始时本级移位寄存器的第一节点PU可维持足够高的高电平，以使第二晶体管M2导通，将时钟端CLK的高电平经第二晶体管M2进入输出端OUTPUT，保证移位寄存器可输出合格的高电平(导通信号)，使显示正常进行。当然，此时第一节点HJ的电平也因电容C的自举效应被进一步抬升。
[0106]而对于其他级的移位寄存器，它们的第一节点PU—直保持低电平，故本阶段中也可自然进入各自后续的工作状态。
[0107]S04、第三显示阶段(重置阶段):向第一输入端INPUTl输入低电平，向第二输入端INPUT2输入高电平，向时钟端CLK输入低电平，向第一暂停端GCL输入低电平，向第二暂停端GCH输入高电平。
[0108]本阶段中，第二输入端INPUT2(连接下一级移位寄存器的输出端OUTPUT)输入高电平，使第二电压端VSD的低电平经第九晶体管M9进入第一节点PU，将第一节点PU变为低电平，故第二晶体管M2、第四晶体管M4、第六晶体管M6关断；进一步的，第二暂停端GCH的高电平使第五晶体管M5、第七晶体管M7依次导通，将高电平信号输入至第二节点H)(下拉节点)，从而第三电压端VSS的低电平经第三晶体管M3引入输出端OUTPUT，移位寄存器输出低电平。
[0109]S05、第四显示阶段(保持阶段):向第一输入端INPUTl输入低电平，向第二输入端INPUT2输入低电平，向第一暂停端GCL输入低电平，向第二暂停端GCH输入高电平。
[0110]本阶段中，第二暂停端GCH持续向第二节点PD输入高电平，故第三电压端VSS的低电平分别经第十晶体管MlO和第三晶体管M3输出至第一节点PU和输出端OUTPUT，移位寄存器持续输出低电平。直到下一帧画面中，本级移位寄存器再次进入第一显示阶段(但该第一阶段后可能没有暂停阶段而直接进入第二显示阶段)；或者直到下一个暂停阶段来到，移位寄存器再次进入暂停工作的状态(当然其在该次暂停中可能处在不同阶段，故第一节点PU不一定为高电平)。
[0111]其中，若是以上移位寄存器进行反向扫描，则在驱动过程中，应持续向第三电压端VSS输入低电平，向第一电压端VDS输入低电平，向第二电压端VSD输入高电平;且其驱动方法具体包括:
[0112]S11、第一显示阶段:向第一输入端INPUTl输入低电平，向第二输入端INPUT2(连接下一级移位寄存器的输出端OUTPUT)输入高电平，向时钟端CLK输入低电平，向第一暂停端GCL输入低电平，向第二暂停端GCH输入高电平。
[0113]S12、暂停阶段:向第一输入端INPUTl输入低电平，向第二输入端INPUT2输入低电平，向时钟端CLK输入低电平，向第一暂停端GCL输入高电平，向第二暂停端GCH输入低电平。
[0114]S13、第二显示阶段:向第一输入端INPUTl输入低电平，向第二输入端INPUT2输入低电平，向时钟端CLK输入高电平，向第一暂停端GCL输入低电平，向第二暂停端GCH输入高电平。
[0115]S14、第三显示阶段:向第一输入端INPUTl(连接上一级移位寄存器的输出端OUTPUT)输入高电平，向第二输入端INPUT2输入低电平，向时钟端CLK输入低电平，向第一暂停端GCL输入低电平，向第二暂停端GCH输入高电平。
[0116]S15、第四显示阶段:向第一输入端INPUTl输入低电平，向第二输入端INPUT2输入低电平，向第一暂停端GCL输入低电平，向第二暂停端GCH输入高电平。
[0117]也就是说，在反向扫描时，由于是下一级移位寄存器先输出高电平(导通信号)，故对每个移位寄存器，都是第二输入端INPUT2先输入高电平而第一输入端INPUTl后输入高电平。相应的，只要将分别受第一输入端INPUTl和第二输入端INPUT2控制的第一电压端VDS和第二电压端VSD的信号反转(即第一电压端VDS持续输入低电平而第二电压端VSD持续输入高电平)，即可使移位寄存器的其他部分(除第八晶体管M8和第九晶体管M9)按照完全一样方式工作，在此不再详细描述。
[0118]当然，虽然以上移位寄存器及其驱动方法中，是以所有晶体管均为N型晶体管，第一电平为高电平，第二电平为低电平为例进行说明的，但应当理解，若是所有晶体管均为P型晶体管，则只要将第一电平设为低电平，第二电平设为高电平，即可按照相同的方法实现以上驱动。其中，由于当晶体管类型和所有信号的电平的状况均反转时，移位寄存器的实际工作状态完全相同，故在此不再对其详细描述。当然，此时与各栅线相连的晶体管(即显示区中的栅极与栅线相连的晶体管)也应为P型晶体管，以便它们能以低电平为导通信号。
[0119]其中，还用Gateray软件对图1所示的现有移位寄存器和图3所示的本实施例的移位寄存器的运行状况进行模拟。
[0120]如图5所示，在不进行暂停时，现有移位寄存器和本实施例的移位寄存器的第一节点PU、第二节点ro、输出端output的电平状况几乎相等，这表明设置保持单元I不会对移位寄存器本身的运行造成影响。
[0121]如图6所示，在暂停过程中，本实施例的移位寄存器的第一节点PU的电平几乎不降低，而现有移位寄存器的第一节点PU的电平则降低明显，这表明，采用以上保持单元I确实可在暂停阶段中起到保持第一节点PU电平的作用。
[0122]实施例2:
[0123]如图3至图7所示，本实施例还提供一种栅极驱动电路，其包括:
[0124]多个级联的上述实施例1的移位寄存器。
[0125]也就是说，可将多个移位寄存器依次级联，从而构成完整的栅极驱动电路。
[0126]其中，如图7所示，在由以上移位寄存器构成的栅极驱动电路中，每个移位寄存器的输出端OUTPUT可连接一条栅线，且同时连接下一级移位寄存器的第一输入端INPUTl和上一级移位寄存器的第二输入端INPUT2;当然，第一级移位寄存器的第一输入端INPUTl和最后一级移位寄存器的第二输入端INPUT2则可连接单独的控制线。
[0127]另外，栅极驱动电路中用于连接时钟端CLK的时钟信号线应有两条，分别提供相位相差半个周期的时钟信号，且任意两相邻级移位寄存器的时钟端CLK应分别连接两不同的时钟信号线，即任意两相邻移位寄存器的时钟端CLK获得的信号应相差半个周期(因为它们中第一输入端INPUTl和第一输入端INPUTl的信号也相差半个周期)。
[0128]当然，针对不同的移位寄存器，其级联构成栅极驱动电路的具体方式也可不同，在此不再详细描述。
[0129]可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
【主权项】
1.一种移位寄存器，包括电容、第一暂停端，所述电容的第一极连接第一节点，所述第一暂停端用于输入第一暂停信号以使移位寄存器暂停工作，其特征在于，所述移位寄存器还包括: 保持单元，与所述第一节点和第一暂停端相连，用于在所述第一暂停端输入第一暂停信号且第一节点为第一电平时，向所述第一节点输入第一电平。2.根据权利要求1所述的移位寄存器，其特征在于， 所述第一暂停信号为第一电平； 所述保持单元用于在所述第一暂停端输入第一暂停信号且第一节点为第一电平时，将第一暂停端与第一节点导通。3.根据权利要求2所述的移位寄存器，其特征在于，所述保持单元包括: 第十一晶体管，其第一极连接第一暂停端，第二极连接第一节点； 第十二晶体管，其第一极连接第一暂停端，第二极连接第十一晶体管的栅极，栅极连接第一节点； 所述第十一晶体管与第十二晶体管均在栅极为第一电平时导通。4.根据权利要求3所述的移位寄存器，其特征在于，包括: 第一节点模块，用于根据第一输入端、第二输入端、第二节点的信号将第一电压端、第二电压端、第三电压端的信号传输至第一节点； 第二节点模块，用于根据第一节点、第二暂停端的信号将第二暂停端、第三电压端的信号传输至第二节点； 输出模块，用于根据第一节点、第二节点的信号将时钟端、第三电压端的信号传输至输出立而; 暂停模块，用于根据第一暂停端的信号将第三电压端的信号传输至输出端。5.根据权利要求4所述的移位寄存器，其特征在于，所述第一节点模块包括第八晶体管、第九晶体管、第十晶体管;第二节点模块包括第四晶体管、第五晶体管、第六晶体管、第七晶体管;输出模块包括第二晶体管、第三晶体管;所述暂停模块包括第一晶体管;其中， 所述第一晶体管的第一极连接输出端，第二极连接第三电压端，栅极连接第一暂停端； 所述第二晶体管的第一极连接时钟端，第二极连接输出端，栅极连接第一节点； 所述第三晶体管的第一极连接输出端，第二极连接第三电压端，栅极连接第二节点； 所述第四晶体管的第一极连接第五晶体管的第二极，第二极连接第三电压端，栅极连接第一节点； 所述第五晶体管的第一极和栅极连接第二暂停端； 所述第六晶体管的第一极连接第二节点，第二极连接第三电压端，栅极连接第一节点；所述第七晶体管的第一极连接第二暂停端，第二极连接第二节点，栅极连接第五晶体管的第二极； 所述第八晶体管的第一极连接第一电压端，第二极连接第一节点，栅极连接第一输入端； 所述第九晶体管的第一极连接第一节点，第二极连接第二电压端，栅极连接第二输入端； 所述第十晶体管的第一极连接第一节点，第二极连接第三电压端，栅极连接第二节点； 所述电容的第二极连接输出端。6.根据权利要求5所述的移位寄存器，其特征在于， 所有所述晶体管均为N型晶体管，所述第一电平为高电平，第二电平为低电平； 或者， 所有所述晶体管均为P型晶体管，所述第一电平为低电平，第二电平为高电平。7.—种移位寄存器的驱动方法，所述移位寄存器为权利要求1至6中任意一项所述的移位寄存器，其特征在于，所述移位寄存器的驱动方法包括: 暂停阶段:向所述第一暂停端输入第一暂停信号，以使所述移位寄存器暂停工作，若此时所述第一节点为第一电平，则所述保持单元向第一节点输入第一电平。8.根据权利要求7所述的移位寄存器的驱动方法，其特征在于，所述移位寄存器为权利要求6所述的移位寄存器;在驱动过程中，持续向所述第三电压端输入第二电平，向所述第一电压端输入第一电平，向所述第二电压端输入第二电平； 在所述暂停阶段前，还包括第一显示阶段:向所述第一输入端输入第一电平，向所述第二输入端输入第二电平，向所述时钟端输入第二电平，向所述第一暂停端输入第二电平，向所述第二暂停端输入第一电平； 所述暂停阶段具体包括:向所述第一输入端输入第二电平，向所述第二输入端输入第二电平，向所述时钟端输入第二电平，向所述第一暂停端输入第一电平，向所述第二暂停端输入第二电平； 在所述暂停阶段后，还包括: 第二显示阶段:向所述第一输入端输入第二电平，向所述第二输入端输入第二电平，向所述时钟端输入第一电平，向所述第一暂停端输入第二电平，向所述第二暂停端输入第一电平； 第三显示阶段:向所述第一输入端输入第二电平，向所述第二输入端输入第一电平，向所述时钟端输入第二电平，向所述第一暂停端输入第二电平，向所述第二暂停端输入第一电平； 第四显示阶段:向所述第一输入端输入第二电平，向所述第二输入端输入第二电平，向所述第一暂停端输入第二电平，向所述第二暂停端输入第一电平。9.根据权利要求7所述的移位寄存器的驱动方法，其特征在于，所述移位寄存器为权利要求6所述的移位寄存器;在驱动过程中，持续向所述第三电压端输入第二电平，向所述第一电压端输入第二电平，向所述第二电压端输入第一电平； 在所述暂停阶段前，还包括第一显示阶段:向所述第一输入端输入第二电平，向所述第二输入端输入第一电平，向所述时钟端输入第二电平，向所述第一暂停端输入第二电平，向所述第二暂停端输入第一电平； 所述暂停阶段具体包括:向所述第一输入端输入第二电平，向所述第二输入端输入第二电平，向所述时钟端输入第二电平，向所述第一暂停端输入第一电平，向所述第二暂停端输入第二电平； 在所述暂停阶段后，还包括: 第二显示阶段:向所述第一输入端输入第二电平，向所述第二输入端输入第二电平，向所述时钟端输入第一电平，向所述第一暂停端输入第二电平，向所述第二暂停端输入第一电平； 第三显示阶段:向所述第一输入端输入第一电平，向所述第二输入端输入第二电平，向所述时钟端输入第二电平，向所述第一暂停端输入第二电平，向所述第二暂停端输入第一电平； 第四显示阶段:向所述第一输入端输入第二电平，向所述第二输入端输入第二电平，向所述第一暂停端输入第二电平，向所述第二暂停端输入第一电平。10.一种栅极驱动电路，其特征在于，包括: 多个级联的移位寄存器，所述移位寄存器为权利要求1至6中任意一项所述的移位寄存器。
【文档编号】G11C19/28GK105931602SQ201610513719
【公开日】2016年9月7日
【申请日】2016年6月30日
【发明人】龙跃, 黄炜赟, 王杨
【申请人】京东方科技集团股份有限公司, 成都京东方光电科技有限公司