移位寄存器单元、栅极驱动电路及其驱动方法、显示器件的制作方法

文档序号:10595466
移位寄存器单元、栅极驱动电路及其驱动方法、显示器件的制作方法
【专利摘要】本发明提供了一种移位寄存器单元、栅极驱动电路及其驱动方法、显示器件;该移位寄存器单元中,设置有两个输出模块,通过不同的扫描脉冲输出端输出对应的扫描脉冲;这样即使将其中一个扫描脉冲设置为具有削角的扫描脉冲,仍可以使用另一个扫描脉冲对下一级移位寄存器单元进行驱动;不会降低对下一级移位寄存器单元的驱动能力。另外,本发明中设置两个输入模块;能够使得两个输出模块输出扫描脉冲的过程不会相互影响,可以进一步避免对其中一个削角的扫描脉冲对另一个扫描脉冲的影响,进而避免影响对下一级移位寄存器单元的驱动能力。
【专利说明】
移位寄存器单元、栅极驱动电路及其驱动方法、显示器件
技术领域
[0001]本发明涉及显示技术领域,尤其涉及一种移位寄存器单元、栅极驱动电路及其驱动方法、显示器件。【背景技术】
[0002]G0A(Gate Driver On Array,栅极驱动电路集成到阵列基板上)是实现显示装置窄边化的一种重要手段。一般的,集成到阵列基板上的栅极驱动电路由多级的移位寄存器单元组成,每一级移位寄存器单元依次在上一级移位寄存器单元输出的扫描脉冲的驱动下输出扫描脉冲到对应的栅线上,使得每一条栅线所连接的各个薄膜晶体管导通,从而实现对相应的像素单元的驱动过程;并且该级移位寄存器单元所输出的扫描脉冲还会输出到下一级移位寄存器单元中实现对下一级移位寄存器单元的驱动。
[0003]另一方面,TFT栅极在充电过程结束时从Vgh降至Vgl,在栅-源极寄生电容的影响下,像素电极的电压随之下降,下降的幅度与栅-源极电容的大小和Vgh(栅极高电压)与Vgl (栅极高电压)之间的压差成正比。这种压降现象会对显示器件的显示效果造成影响,为了提升显示器件的显示效果,一般需要对施加到各条栅线上的扫描脉冲的末端进行削角形成多阶栅电压。如上述所述的,由于扫描脉冲本身还要用作下一级移位寄存器单元的驱动信号,因此这样的削角会降低该扫描脉冲对下一级移位寄存器单元的驱动能力。
【发明内容】

[0004]本发明的一个目的在于提供一种既能够向栅线输出削角的扫描脉冲又可以不降低对下一级移位寄存器单元的驱动能力的移位寄存器单元,以及相应的栅极驱动电路及其驱动方法、显示器件。
[0005]第一方面,本发明提供了一种移位寄存器单元,包括:
[0006]第一输入模块,连接第一节点和扫描脉冲输入端,用于在扫描脉冲输入端为第一电平时,将第一节点置为第一电平;
[0007]第二输入模块,连接第二节点和扫描脉冲输入端,用于在扫描脉冲输入端为第一电平时,将第二节点置为第一电平;
[0008]第一输出模块,连接第一节点、第一扫描脉冲输出端和第一时钟信号端;用于在第一节点为第一电平时,将第一扫描脉冲输出端与第一时钟信号端导通;在第一节点悬浮时, 维持第一节点的电荷,在第一扫描脉冲输出端悬浮时,维持第一扫描脉冲输出端的电荷;
[0009]第二输出模块,连接第二节点、第二扫描脉冲输出端和第二时钟信号端;用于在第二节点为第一电平时,将第二扫描脉冲输出端与第二时钟信号端导通;在第二节点悬浮时, 维持第二节点的电荷,在第二扫描脉冲输出端悬浮时,维持第二扫描脉冲输出端的电荷;
[0010]第一复位模块,连接第一节点、复位控制端和第一电压端,用于在复位控制端为第一电平时,将第一节点与第一电压端导通;[〇〇11]第二复位模块,连接第一节点、第二节点、第三节点、第一扫描脉冲输出端和第一电压端,用于在第三节点为第一电平时,将第一节点、第二节点和第一扫描脉冲输出端与第一电压端导通;
[0012]第三节点控制模块,连接第一电压端、第二电压端、第一节点和第三节点,用于在第一节点为第一电平时,将第三节点置为第一电压端的电平;在第一节点为第二电平且第二电压端为第一电平时,将第三节点置为第一电平。
[0013]进一步的,还包括:第三复位模块,连接第一节点、第二节点、第四节点、第一扫描脉冲输出端和第一电压端,用于在第四节点为第一电平时,将第一节点、第二节点和第一扫描脉冲输出端与第一电压端导通;
[0014]第四节点控制模块,连接第一节点、第三节点、第四节点、第一电压端和第三电压端,用于在第一节点和第三节点中的任一节点为第一电平时,将第四节点置为第一电压端的电平;在第一节点和第三节点均为第二电平且第三电压端为第一电平时,将第四节点置为第一电平。
[0015]进一步的,还包括第四复位模块,所述第四复位模块连接第三节点、第四节点和第一电压端,用于在第四节点为第一电平时,将第三节点与第一电压端导通。
[0016]进一步的,所述第一输入模块包括第一晶体管,所述第一晶体管的栅极连接扫描脉冲输入端,源极和漏极中的一个连接第四电压端,另一个连接第一节点,导通电平为第一电平。
[0017]进一步的,所述第二输入模块包括第二晶体管,所述第二晶体管的栅极连接扫描脉冲输入端,源极和漏极中的一个连接扫描脉冲输入端,另一个连接第二节点,导通电平为第一电平。
[0018]进一步的,所述第一复位模块包括第三晶体管,所述第三晶体管的栅极连接复位控制端,源极和漏极中的一个连接第一电压端,另一个连接第一节点,导通电平为第一电平。
[0019]进一步的,所述第二复位模块包括第四晶体管、第五晶体管和第六晶体管;
[0020]所述第四晶体管的栅极连接第三节点,源极和漏极中的一个连接第一电压端,另一个连接第一节点;
[0021]所述第五晶体管的栅极连接第三节点,源极和漏极中的一个连接第一电压端,另一个连接第二节点;
[0022]所述第六晶体管的栅极连接第三节点,源极和漏极中的一个连接第一电压端,另一个连接第一扫描脉冲输出端;
[0023]第四晶体管、第五晶体管和第六晶体管的导通电平均为第一电平。
[0024]进一步的,所述第一输出模块包括第七晶体管和第一电容;
[0025]所述第七晶体管的栅极连接第一节点,源极和漏极中的一个连接第一时钟信号端,另一个连接第一扫描脉冲输出端,导通电平为第一电平。
[0026]进一步的,所述第二输出模块包括第八晶体管和第二电容;
[0027]所述第八晶体管的栅极连接第二节点,源极和漏极中的一个连接第二时钟信号端,另一个连接第二扫描脉冲输出端,导通电平为第一电平。
[0028]进一步的,所述第三节点控制模块,包括第九晶体管、第十晶体管、第十一晶体管和第十二晶体管;
[0029]第九晶体管和第十晶体管的栅极连接第一节点;第九晶体管的源极和漏极中的一个连接第一电压端,另一个连接第三节点;第十晶体管的源极和漏极中的一个连接第一电压端,另一个连接第五节点;
[0030]第十一晶体管的栅极连接第五节点,源极和漏极中的一个连接第二电压端,另一个连接第三节点;
[0031]第十二晶体管的栅极连接第二电压端,源极和漏极中的一个连接第二电压端,另一个连接第五节点;
[0032]第九晶体管、第十晶体管、第十一晶体管和第十二晶体管的导通电平均为第一电平。[〇〇33]进一步的,所述第三复位模块包括第十三晶体管、第十四晶体管和第十五晶体管;
[0034]所述第十三晶体管的栅极连接第四节点,源极和漏极中的一个连接第一扫描脉冲输出端,另一个连接第一电压端,导通电平为第一电平;
[0035]所述第十四晶体管的栅极连接第四节点,源极和漏极中的一个连接第一节点,另一个连接第一电压端,导通电平为第一电平;
[0036]所述第十五晶体管的栅极连接第四节点,源极和漏极中的一个连接第二节点,另一个连接第一电压端;
[0037]第十三晶体管、第十四晶体管和第十五晶体管的导通电平均为第一电平。
[0038]进一步的,所述第四节点控制模块,包括第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管和第二十晶体管;[〇〇39]所述第二十晶体管和第十六晶体管的栅极连接第三节点;第二十晶体管的源极和漏极中的一个连接第一电压端,另一个连接第四节点;第十六晶体管的源极和漏极中的一个连接第一电压端,另一个连接第六节点;
[0040]第十七晶体管的栅极连接第六节点,源极和漏极中的一个连接第三电压端,另一个连接第四节点;
[0041]第十八晶体管的栅极连接第三电压端,源极和漏极中的一个连接第三电压端,另一个连接第四节点;
[0042]第十九晶体管的栅极连接第一节点,源极和漏极中的一个连接第一电压端,另一个连接第四节点;
[0043]第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管和第二十晶体管的导通电平均为第一电平。
[0044]进一步的,所述第四复位模块包括第二十一晶体管,所述第二十一晶体管的栅极连接第四节点,源极和漏极中的一个连接第三节点,另一个连接第一电压端。
[0045]进一步的,所述第一电平为高电平,所述第二电平为低电平。
[0046]第二方面,本发明提供了一种栅极驱动电路,包括:
[0047]多个级联的移位寄存器单元;所述移位寄存器单元为上述任一项所述的移位寄存器单元和多条驱动线;
[0048]奇数级的各个移位寄存器单元的第一时钟信号端均连接第一驱动线,第二时钟信号端连接第二驱动线;偶数级的各个移位寄存器单元的第一时钟信号端连接第三驱动线, 第二时钟信号端连接第四驱动线;
[0049]相邻两级的移位寄存器单元中的上一级移位寄存器单元的第二扫描脉冲输出端连接下一级移位寄存器单元的扫描脉冲输入端;下一级移位寄存器单元的第二扫描脉冲输出端连接上一级移位寄存器单元的复位控制端。
[0050]第三方面,本发明提供了一种驱动上述所述的栅极驱动电路的方法,其特征在于, 包括:在各个移位寄存器单元的第一电压端输入第二电平直流电压;
[0051]在第一驱动线输入第一时钟信号,在第二驱动线输入第二时钟信号;在第三驱动线输入第三时钟信号,在第四驱动线输入第四时钟信号;
[0052]在第一级移位寄存器单元的扫描脉冲输入端输入起始扫描脉冲;所述起始扫描脉冲的电平为第一电平;[〇〇53]其中,第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的时钟周期相同;其中,第一时钟信号和第三时钟信号中的第一电平的电压为多阶;第一时钟信号和第三时钟信号的占空比均为1/2,且电平状态实时相反;第二时钟信号和第四时钟信号的占空比均为1/2,且电平状态实时相反;第二时钟信号中第一电平的起始时刻与第一时钟信号中第一电平的起始时刻相同,第四时钟信号中第一电平的起始时刻与第三时钟信号中第一电平的起始时刻相同;
[0054]起始扫描脉冲的起始时刻与第三时钟信号中的一个第一电平的起始时刻相同,结束时刻与该第一电平的结束时刻相同。
[0055]第四方面,本发明提供了一种显示器件,包括:基底以及形成在基底上的栅极驱动电路以及多条栅线;其中,栅极驱动电路为上述所述的栅极驱动电路,每一级移位寄存器单元的第一扫描脉冲输出端连接一条栅线。
[0056]本发明提供的移位寄存器单元中,设置有两个输出模块;两个输出模块分别通过不同的扫描脉冲输出端输出对应的扫描脉冲;这样即使将其中一个扫描脉冲设置为具有削角的扫描脉冲,仍可以使用另一个扫描脉冲对下一级移位寄存器单元进行驱动;不会降低对下一级移位寄存器单元的驱动能力。另外,本发明中设置两个输入模块;一个输入模块将可以将扫描脉冲传导至第一节点,另一个输入模块将可以将扫描脉冲传到至第二节点;且一个输出模块可以根据第一节点输出扫描脉冲,另一个输出模块可以根据第二节点输出扫描脉冲;这样两个输出模块的输出扫描脉冲的过程不会相互影响,可以进一步避免对其中一个削角的扫描脉冲对另一个扫描脉冲的影响,进而避免影响对下一级移位寄存器单元的驱动能力。【附图说明】
[0057]通过参考附图会更加清楚的理解本发明的特征信息和优点,附图是示意性的而不应理解为对本发明进行任何限制,在附图中:[〇〇58]图1为本发明提供的一种移位寄存器单元的结构示意图;
[0059]图2为本发明提供的一种栅极驱动电路的结构示意图的结构示意图;
[0060]图3为对图2中的栅极驱动电路的驱动方法中部分信号和节点的电位图;[0061 ]图4为本发明提供的一种移位寄存器单元的结构示意图;
[0062]图5为本发明提供的再一种栅极驱动电路的结构示意图的结构示意图;
[0063]图6为对包含图4中移位寄存器单元的栅极驱动电路的驱动方法中部分信号和节点的电位图;
[0064]图7a、图7b和图7c为图4中一种移位寄存器单元的电路示意图。【具体实施方式】
[0065]为了能够更清楚地理解本发明的上述目的、特征和优点,下面结合附图和【具体实施方式】对本发明进行进一步的详细描述。需要说明的是,在不冲突的情况下,本申请的实施例及实施例中的特征可以相互组合。[〇〇66]本发明的移位寄存器单元的一种结构可以参见图1,该移位寄存器单元SR包括如下结构:[〇〇67]第一输入模块10,连接第一节点N1和扫描脉冲输入端INPUT,用于在扫描脉冲输入端INPUT为第一电平时,将第一节点N1置为第一电平;[〇〇68]第二输入模块20,连接第二节点N2和扫描脉冲输入端INPUT,用于在扫描脉冲输入端INPUT为第一电平时,将第二节点N2置为第一电平;[〇〇69]第一输出模块30,连接第一节点N1、第一扫描脉冲输出端0UTPUT1和第一时钟信号端CLK;用于在第一节点N1为第一电平时,将第一扫描脉冲输出端0UTPUT1与第一时钟信号端CLK导通;在第一节点N1悬浮时,维持第一节点N1的电荷,在第一扫描脉冲输出端0UTPUT1 悬浮(f loat ing)时,维持第一扫描脉冲输出端0UTPUT1的电荷;
[0070]第二输出模块40,连接第二节点N2、第二扫描脉冲输出端0UTPUT2和第二时钟信号端CLK_L;用于在第二节点N2为第一电平时,将第二扫描脉冲输出端0UTPUT2与第二时钟信号端CLK_L导通;在第二节点N2悬浮时,维持第二节点N2的电荷,在第二扫描脉冲输出端 0UTPUT2悬浮时,维持第二扫描脉冲输出端0UTPUT2的电荷;
[0071]第一复位模块50,连接第一节点N1、复位控制端RESET和第一电压端VI,用于在复位控制端RESET为第一电平时,将第一节点N1与第一电压端VSS导通;[〇〇72]第二复位模块60,连接第一节点N1、第二节点N2、第三节点N4、第一扫描脉冲输出端0UTPUT1和第一电压端VSS,用于在第三节点N3为第一电平时,将第一节点N1、第二节点N2 和第一扫描脉冲输出端0UTPUT1与第一电压端VSS导通;[〇〇73]第三节点控制模块70,连接第一电压端VSS、第二电压端GCH_o、第一节点N1和第三节点N3,用于在第一节点N1为第一电平时,将第三节点N3置为第一电压端VSS的电平;在第一节点N1为第二电平且第二电压端GCH_e为第一电平时,将第三节点N3置为第一电平。 [〇〇74]包含图1中的移位寄存器单元的栅极驱动电路G0A可以参考图2,包括N级(假设N为偶数)的移位寄存器单元;为了便于区分,将其中的第m级移位寄存器单元称为SR(m);参见图2,对于任意两级相邻的移位寄存器单元,比如第一级移位寄存器单元SR(1)和第二级移位寄存器单元SR(2);其中上一级移位寄存器单元SR(1)的第二扫描脉冲输出端0UTPUT2连接下一级移位寄存器单元SR(2)的扫描脉冲输入端INPUT;下一级移位寄存器单元SR(2)的第二扫描脉冲输出端0UTPUT2连接上一级移位寄存器单元SR( 1)的复位控制端RESET;另外, 各个奇数级的移位寄存器单元,比如第一级移位寄存器单元SR(1)和倒数第二级移位寄存器单元SR(N-l)的第一时钟信号端CLK均相连,均连接第一时钟信号线CLK1,第二时钟信号端CLK_L&均相连,均连接第二时钟信号线CLK2;而各个偶数级的移位寄存器单元,比如第一级移位寄存器单元SR(2)和倒数第二级移位寄存器单元SR(N)的第一时钟信号端CLK均相连,均连接第三时钟信号线CLK3,第二时钟信号端CLK_L&均相连,均连接第四时钟信号线 CLK4〇
[0075]本发明提供的移位寄存器单元及栅极驱动电路,可以输出两个相对独立的脉冲, 从而可以使用另一个扫描脉冲对下一级移位寄存器单元进行驱动;不会降低对下一级移位寄存器单元的驱动能力。另外,两个输出模块的输出扫描脉冲的过程不会相互影响,可以进一步避免对其中一个削角的扫描脉冲对另一个扫描脉冲的影响,进而避免影响对下一级移位寄存器单元的驱动能力。
[0076]下面结合图3对图2示出的栅极驱动电路的其中一种驱动方法以及其实现其功能的原理进行说明。参见图3,假设这里的第一电平为高电平,则相应的第二电平为低电平。该方法可以具体包括:
[0077]在各个移位寄存器单元的第一电压端输入第二电平直流电压;
[0078]在各个移位寄存器单元的第二电压端GCH_o输入第一电平直流电压;[〇〇79]在第一驱动线CLK1输入第一时钟信号CLK1 (为了便于描述,将在每一驱动线上输入的时钟信号与该驱动线采用相同的符号表示),在第二驱动线CLK2输入第二时钟信号 CLK2;在第三驱动线CLK3输入第三时钟信号CLK3,在第四驱动线CLK4输入第四时钟信号 CLK4;
[0080]在第一级移位寄存器单元SR(1)的扫描脉冲输入端INPUT输入起始扫描脉冲STV; 所述起始扫描脉冲STV的电平为第一电平;
[0081]其中,第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号 CLK4的时钟周期相同;其中,第一时钟信号CLK1和第三时钟信号CLK3中的第一电平的电压为多阶,第二时钟信号CLK2和第四时钟信号CLK4中的第一电平的电压为恒定值;第一时钟信号CLK1和第三时钟信号CLK3的占空比均为1/2,且电平状态实时相反;第二时钟信号CLK2 和第四时钟信号CLK4的占空比均为1/2,且电平状态实时相反;第二时钟信号CLK2中第一电平的起始时刻与第一时钟信号CLK1中第一电平的起始时刻相同,第四时钟信号CLK4中第一电平的起始时刻与第三时钟信号CLK3中第一电平的起始时刻相同;
[0082]起始扫描脉冲STV的起始时刻与第三时钟信号CLK3中的一个第一电平的起始时刻相同,结束时刻与该第一电平的结束时刻相同。[〇〇83]参见图3,对于第一级移位寄存器单元SR(1),在第一阶段S1,起始扫描脉冲STV为第一电平,则此时第一输入模块10和第二输入模块20分别将第一节点N1和第二节点N2置为第一电平,此时第一时钟信号端CLK与第一扫描脉冲输出端0UTPUT1导通,第二时钟信号端 CLKJJ^第二扫描脉冲输出端0UTPUT2导通;由于此时第一时钟信号端CLK所连接的驱动线 CLK1和以及第二时钟信号端CLK_U^连接的驱动线CLK2均为第二电平,则第一扫描脉冲输入端0UTPUT1和第二扫描脉冲输出端0UTPUT2均为第二电平;另外由于第一级移位寄存器单元SR(1)的复位控制端RESET连接的第二级移位寄存器单元SR( 2)的第二扫描脉冲输出端 0UTPUT2为第二电平,则此时第一级移位寄存器单元SR(1)的复位控制端RESET为第二电平; 另外,对于第一级移位寄存器单元SR(1),由于第一节点N1为第一电平,则第二复位模块60 使得第三节点N3的电平与第一电压端VSS的电平保持一致,为第二电平;[〇〇84]同样参见图3,对于第一级移位寄存器单元SR(1),在第二阶段S2,节点N1和N2继续维持为第一电平;第一时钟信号端CLK与第一扫描脉冲输出端0UTPUT1继续导通,第二时钟信号端〇^_8与第二扫描脉冲输出端0UTPUT2继续导通;第一驱动线CLK1和第二驱动线CLK2 均为第一电平,相应的第一时钟信号端CLK和第二时钟信号端CLK_L也均为第一电平;使得第一扫描脉冲输出端0UTPUT1和第二扫描脉冲输出端0UTPUT2开始输出第一电平的扫描脉冲;且在该阶段,第一扫描脉冲输出端OUTPUT 1所输出的扫描脉冲的波形与第一时钟信号 CLK1保持一致,均为两阶电压;第二扫描脉冲输出端0UTPUT2所输出的扫描脉冲的波形与第二时钟信号CLK2保持一致,其中的电压为恒定值;另外,第一级移位寄存器单元SR(1)中,复位控制端RESET维持为第二电平,第三节点N3也维持为第二电平;[〇〇85]在第二阶段S2,对于第二级移位寄存器单元SR(2),且各个端子(包括两个时钟信号端CLK和CLK_B、扫描脉冲输入端INPUT和复位控制端RESET)与第一级移位寄存器单元SR (1)在第一阶段S1所被输入的信号的情况一致,因此第二级移位寄存器单元SR(2)中各个节点以及扫描脉冲输出端的电位情况与第一级移位寄存器单元SR(1)在第一阶段S1的电位情况完全一致,在此不再详细说明。[〇〇86]在第三阶段S3,对于第二级移位寄存器单元SR( 2 ),且各个端子(包括两个时钟信号端CLK和CLK_B、扫描脉冲输入端INPUT和复位控制端RESET)与第一级移位寄存器单元SR (1)在第二阶段S2所被输入的信号的情况一致,因此也通过第一扫描脉冲输出端0UTPUT1和第二扫描脉冲输出端0UTPUT2输出对应的扫描脉冲;[〇〇87]在第三阶段S3,对于第一级移位寄存器单元SR(1),其复位控制端RESET所连接的第二级移位寄存器单元SR(2)的第二扫描脉冲输出端0UTPUT2为第一电平,则此时第一复位模块50将第一节点N1与第一电压端VSS导通,将第一节点N置为第二电平;这样进一步导致第三节点控制模块70将第三节点N3置为第二电压端GCH_e的电平,即第一电平;而第三节点 N3被置为第一电平,又会进一步导致第一节点N1、第二节点N2与第一电压端VSS导通,实现了对第一节点和第二节点N2的复位,并进一步保证第一节点N1维持为第二电平;在该阶段之后,直至第一级移位寄存器单元SR( 1)的扫描脉冲输入端INHJT再次被置为第一电平之前,第一级移位寄存器单元SR(1)中的第一节点N1均维持为第二电平,相应的第二节点N1、 第三节点N3也均维持为第一电平;[〇〇88]在第四阶段S4,对于第二级移位寄存器单元SR( 2 ),且各个端子(包括两个时钟信号端CLK和CLK_B、扫描脉冲输入端INPUT和复位控制端RESET以及第一扫描脉冲输出端 0UTPUT1和第二扫描脉冲输出端0UTPUT2)与第一级移位寄存器单元SR(1)在第三阶段S3的情况一致,在此不再说明。
[0089]从上述的驱动过程不难看出,对于相邻两级的移位寄存器单元来说,后一级移位寄存器单元的各个端子在当前阶段所接收到的信号的状态与上一级移位寄存器单元的各个端子在上一阶段所接收到的信号的电位状态完全一致,这样按照上述的描述可以得知, 各级移位寄存器单元会依次输出多个扫描脉冲。
[0090]需要指出的是,图3中示出的驱动方法仅是图2中提供的栅极驱动电路的一种可能的驱动方法,在实际应用中,相应的驱动方法不限于图3中示出的形式。[0091 ]在具体实施时,除了图1中示出的移位寄存器单元所示出的基本结构之外,本发明提供的移位寄存器单元还可以包含其他结构,以进一步提升性能,参见图4,为另一实施例提供的移位寄存器单元的结构示意图;除了图1中示出的各个模块之外,还包括第三复位模块80、第四节点控制模块90;第四复位模块100;
[0092]其中,第三复位模块80,连接第一节点N1、第四节点N4、第一扫描脉冲输出端 0UTPUT1和第一电压端VSS,用于在第四节点N4为第一电平时,将第一节点N1和第一扫描脉冲输出端与第一电压端VSS导通;
[0093]第四节点控制模块90,连接第一节点N1、第三节点N3、第四节点N4、第一电压端VSS 和第三电压端GCH_0,用于在第一节点N1和第三节点N3中的任一节点为第一电平时,将第四节点N4置为第一电压端VSS的电平;在第一节点N1和第三节点N3均为第二电平且第三电压端为第一电平时,将第四节点N4置为第一电平。[〇〇94]设置第三复位模块80和第四节点控制模块90的好处是,能够通过第三复位模块80 和第二复位模块60交替的对第一节点N1、第二节点N2以及第一扫描脉冲输出端0UTPUT1进行持续的复位,避免长时间对第三复位模块80施加用于使第三复位模块80对第一节点N1、 第二节点N2以及第一扫描脉冲输出端0UTPUT1进行复位的信号,避免第三复位模块80的性能降低。
[0095]包含图4中的移位寄存器单元的栅极驱动电路的结构示意图可以参见图5,与图2 不同的是,各个移位寄存器单元SR还具有第三电压端GCH_e;各个移位寄存器单元SR的第三电压端GCH_e相互连接。
[0096]下面结合附图6对包含图5的栅极驱动电路的一种驱动方法以及其工作原理进行说明。图6中,同样假设第一电平为高电平,第二电平为低电平;参见图6与图3中示出的不同的是,该方法中,在第二电压端GCH_e和第三电压端GCH_o交替的施加第一电平;这样在第一节点N1被置为低电平之后,当第二电压端GCH_e为第一电平时,第三节点N3为第一电平,使得第二复位模块60开启复位功能,对第一节点N1、第二节点N2以及第一扫描脉冲输出端 0UTPUT1进行复位;当第二电压端GCH_e为第二电平时,第三节点N3为第二电平,此时第四节点控制模块90将第四节点N4置为第三电压端GCH_o的电平,即为第一电平;从而使得第三复位模块80开启复位功能,对第一节点N1、第二节点N2以及第一扫描脉冲输出端0UTPUT1进行复位。这样就实现了交替的通过第三复位模块80和第二复位模块60对第一节点N1、第二节点N2以及第一扫描脉冲输出端0UTPUI1进行复位的功能。[〇〇97]从上述的描述可以得知,就为了实现交替的通过第三复位模块80和第二复位模块 60实现复位的功能而言,这里的第四复位模块100并不是必须设置的结构。[〇〇98]第四复位模块100,连接第三节点N3、第四节点N4和第一电压端VSS,用于在第四节点N4为第一电平时,将第三节点N3与第一电压端VSS导通。[〇〇99]设置第四复位模块100的好处是能够第四节点N4为第一电平时,将第三节点N3被置为第二电平,从而更好的关闭第二复位模块60的复位功能。
[0100]从上述的描述可以得知,在能够实现对应的功能的前提下,各个功能模块具体如何设计不会影响本发明的保护范围。下面对各个功能模块的一些可选的方式进行进一步的说明。[0101 ]在具体实施时,参见图7a,第一输入模块10可以具体包括:第一晶体管T1,第一晶体管T1的栅极连接扫描脉冲输入端INPUT,源极和漏极中的一个连接第四电压端VDD,另一个连接第一节点N1,导通电平为第一电平。
[0102]这样可以通过在第四电压端VDD上持续的第一电平直流电压,使得当扫描脉冲输入端INPUT被施加第一电平时,会导致第一晶体管T1导通,将第一节点N1的电平置为第四电压端VDD的电平,即第一电平,从而实现了上述的第一输入模块10的功能。
[0103]在具体实施时,参见图7a,第二输入模块20可以具体包括第二晶体管T2,第二晶体管T2的栅极连接扫描脉冲输入端INPUT,源极和漏极中的一个连接扫描脉冲输入端INPUT, 另一个连接第二节点N2,导通电平为第一电平。[〇1〇4]这样,当扫描脉冲输入端INPUT被施加第一电平时,会导致第二晶体管T2导通,将第二节点N2的电平置为扫描脉冲输入端INPUT的电平,即第一电平,从而实现了上述的第二输入模块20的功能。[〇1〇5]在具体实施时,参见图7a,第一复位模块50可以包括第三晶体管T3,第三晶体管T3 的栅极连接复位控制端RESET,源极和漏极中的一个连接第一电压端VSS,另一个连接第一节点N1,导通电平为第一电平。
[0106]这样当复位控制端RESET被施加第一电平时,会导致第三晶体管T3导通,将第一节点N1的电平置为第一电压端VSS(可以在第二电压端VSS施加第二电平的直流电压)的电平, 即第二电平,从而实现了上述的第一复位模块30的功能。[〇1〇7]在具体实施时,参见图7b,第二复位模块60可以具体包括第四晶体管T4、第五晶体管T5和第六晶体管T6;[〇1〇8]第四晶体管T4的栅极连接第三节点N3,源极和漏极中的一个连接第一电压端VSS, 另一个连接第一节点N1;[〇1〇9]第五晶体管T5的栅极连接第三节点N3,源极和漏极中的一个连接第一电压端VSS, 另一个连接第二节点N2;
[0110]第六晶体管T6的栅极连接第三节点N3,源极和漏极中的一个连接第一电压端VSS, 另一个连接第一扫描脉冲输出端0UTPUT1;
[0111]第四晶体管T4、第五晶体管T5和第六晶体管T6的导通电平均为第一电平。[〇112]这样,当第三节点N3为第一电平时,第四晶体管T4、第五晶体管T5和第六晶体管T6 均导通,分别将第一节点N1、第二节点N2和第一扫描脉冲输出端0UTPUT1置为第二电平;完成对三个节点的复位,实现了上述的第二复位模块60的功能。
[0113]在具体实施时,参见图7a,第一输出模块30可以具体包括第七晶体管T7和第一电容C1;
[0114]第七晶体管T7的栅极连接第一节点N1,源极和漏极中的一个连接第一时钟信号端 CLK,另一个连接第一扫描脉冲输出端0UTPUT1,导通电平为第一电平。
[0115]这样当第一节点N1为第一电平时,会导致第七晶体管T7导通,将第一扫描脉冲输出端0UTPUT1与第一时钟信号端CLK导通,实现了上述的第一输出模块30的功能。[〇116]在具体实施时,参见图7a,第二输出模块40可以具体包括第八晶体管T8和第二电容C2;
[0117]第八晶体管T8的栅极连接第二节点N2,源极和漏极中的一个连接第二时钟信号端 CLK_L,另一个连接第二扫描脉冲输出端0UTPUT2,导通电平为第一电平。
[0118]这样当第二节点N2为第一电平时,会导致第八晶体管T8导通,将第二扫描脉冲输出端0UTPUT2与第二时钟信号端CLK_L导通,实现了上述的第二输出模块40的功能。[〇119]在具体实施时,参见图7a,第三节点控制模块70可以具体包括第九晶体管T9、第十晶体管T10、第^^一晶体管T11和第十二晶体管T12;
[0120]第九晶体管T9和第十晶体管T10的栅极连接第一节点N1;第九晶体管T9的源极和漏极中的一个连接第一电压端VSS,另一个连接第三节点N3;第十晶体管T10的源极和漏极中的一个连接第一电压端VSS,另一个连接第五节点N5;
[0121]第十一晶体管T11的栅极连接第五节点N5,源极和漏极中的一个连接第二电压端 GCH_e,另一个连接第三节点N3;
[0122]第十二晶体管的栅极连接第二电压端GCH_e,源极和漏极中的一个连接第二电压端GCH_e,另一个连接第五节点N5;
[0123]第九晶体管T9、第十晶体管T10、第^^一晶体管T11和第十二晶体管T12。
[0124]这样当第一节点N1为第一电平时,第九晶体管T9和第十晶体管T10均导通,将第五节点N5和第三节点N3都与第一电压端VSS导通,使得第三节点N3被置为第二电平;当第一节点N1为第二电平时,第九晶体管T9和第十晶体管T10均关断,此时由于第十二晶体管T12导通,会将第五节点N5置为第二电压端GCH_e的电平(此时可以在第二电压端GCH_e上施加第一电平),使得第五节点N5被置为第一电平,进而使得第十一晶体管T11导通,将第三节点N3 置为第一电平。这样就实现了上述的第三节点控制模块70的功能
[0125]参见图7c,在具体实施时,第三复位模块80可以具体包括第十三晶体管T13、第十四晶体管114和第十五晶体管T15;
[0126]第十三晶体管T13的栅极连接第四节点N4,源极和漏极中的一个连接第一扫描脉冲输出端0UTPUT1,另一个连接第一电压端VSS,导通电平为第一电平;
[0127]第十四晶体管的栅极连接第四节点N4,源极和漏极中的一个连接第一节点N1,另一个连接第一电压端VSS,导通电平为第一电平;
[0128]第十五晶体管的栅极连接第四节点,源极和漏极中的一个连接第二节点N2,另一个连接第一电压端VSS。
[0129]当第四节点M为第一电平时,第十三晶体管T13、第十四晶体管T14和第十五晶体管T15均导通,将第一节点N1、第二节点N2和第一扫描脉冲输出端0UTPUT1与第一电压端VSS 导通,使得三个节点被置为第二电平,这样就实现了上述的第三复位模块80的功能。[〇13〇]参见图7a,在具体实施时,第四节点控制模块90,可以具体包括第十六晶体管T16、 第十七晶体管T17、第十八晶体管T18、第十九晶体管T19和第二十晶体管T20;[〇131]第二十晶体管T20和第十六晶体管T16的栅极连接第三节点N3;第二十晶体管T20 的源极和漏极中的一个连接第一电压端VSS,另一个连接第四节点N4;第十六晶体管T16的源极和漏极中的一个连接第一电压端VSS,另一个连接第六节点N6;
[0132]第十七晶体管的栅极连接第六节点N6,源极和漏极中的一个连接第三电压端GCH_ 〇,另一个连接第四节点N4;
[0133]第十八晶体管T18的栅极连接第三电压端GCH_o,源极和漏极中的一个连接第三电压端GCH_o,另一个连接第四节点N4;
[0134]第十九晶体管T19的栅极连接第一节点N1,源极和漏极中的一个连接第一电压端 VSS,另一个连接第四节点N4;
[0135]第十六晶体管T16、第十七晶体管T17、第十八晶体管T18、第十九晶体管T19和第二十晶体管T20的导通电平均为第一电平。
[0136]这样当第一节点N1为第一电平时,第十九晶体管T19导通,将第四节点N4与第一电压端VSS导通,使得第四节点N4被置为第二电平;而当第三节点N3为第一电平时,第二十晶体管T20和第十六晶体管T16均导通,使得第六节点N6和第四节点N4都被置为第一电平;当第一节点N1和第三节点N3均为第二电平时,第二十晶体管T20和第十六晶体管T16以及第十九晶体管T19均关断;此时第十七晶体管T17导通(在具体实施时,此时可以在GCH_o上施加第一电平),使得第六节点N6被置为第一电平,进而导致第十八晶体管T18导通,将第四节点 N4置为第一电平。这样就实现了上述的第四节点控制模块90的功能。
[0137]在具体实施时,参见图7,第四复位模块100可以具体包括第二十一晶体管T21,第二i^一晶体管T21的栅极连接第四节点N4,源极和漏极中的一个连接第三节点N3,另一个连接第一电压端VSS。
[0138]这样,当第四节点N4为第一电平时,会使得,将第二^^一晶体管T21导通,将第三节点N3与第一电压端VSS导通,被置为第二电平。这样具实现了第四复位模块100的功能。
[0139]在上述所列举的各个模块的【具体实施方式】中,各个模块所包含的晶体管均为导通电是第一电平的晶体管,这样可以通过相同的工艺制作,能够降低制作难度。[〇14〇]再一方面,本发明还提供了一种显示器件,包括基底以及形成在基底上的栅极驱动电路以及多条栅线;其中,栅极驱动电路为上述任一项所述的栅极驱动电路,每一级移位寄存器单元的第一扫描脉冲输出端连接一条栅线。
[0141]这里的显示器件可以为:电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0142]在此处所提供的说明书中,说明了大量具体细节。然而,能够理解,本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中,并未详细示出公知的方法、结构和技术,以便不模糊对本说明书的理解。
[0143]最后应说明的是:以上实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换; 而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
【主权项】
1.一种移位寄存器单元,其特征在于,包括:第一输入模块,连接第一节点和扫描脉冲输入端,用于在扫描脉冲输入端为第一电平 时,将第一节点置为第一电平;第二输入模块,连接第二节点和扫描脉冲输入端,用于在扫描脉冲输入端为第一电平 时,将第二节点置为第一电平;第一输出模块,连接第一节点、第一扫描脉冲输出端和第一时钟信号端;用于在第一节 点为第一电平时,将第一扫描脉冲输出端与第一时钟信号端导通;在第一节点悬浮时,维持 第一节点的电荷,在第一扫描脉冲输出端悬浮时,维持第一扫描脉冲输出端的电荷;第二输出模块,连接第二节点、第二扫描脉冲输出端和第二时钟信号端;用于在第二节 点为第一电平时,将第二扫描脉冲输出端与第二时钟信号端导通;在第二节点悬浮时,维持 第二节点的电荷,在第二扫描脉冲输出端悬浮时,维持第二扫描脉冲输出端的电荷;第一复位模块,连接第一节点、复位控制端和第一电压端,用于在复位控制端为第一电 平时,将第一节点与第一电压端导通;第二复位模块,连接第一节点、第二节点、第三节点、第一扫描脉冲输出端和第一电压 端,用于在第三节点为第一电平时,将第一节点、第二节点和第一扫描脉冲输出端与第一电 压端导通;第三节点控制模块,连接第一电压端、第二电压端、第一节点和第三节点,用于在第一 节点为第一电平时,将第三节点置为第一电压端的电平;在第一节点为第二电平且第二电 压端为第一电平时,将第三节点置为第一电平。2.根据权利要求1所述的移位寄存器单元,其特征在于,还包括:第三复位模块,连接第 一节点、第二节点、第四节点、第一扫描脉冲输出端和第一电压端,用于在第四节点为第一 电平时,将第一节点、第二节点和第一扫描脉冲输出端与第一电压端导通;第四节点控制模块,连接第一节点、第三节点、第四节点、第一电压端和第三电压端,用 于在第一节点和第三节点中的任一节点为第一电平时,将第四节点置为第一电压端的电 平;在第一节点和第三节点均为第二电平且第三电压端为第一电平时,将第四节点置为第 一电平。3.根据权利要求2所述的移位寄存器单元,其特征在于,还包括第四复位模块,所述第 四复位模块连接第三节点、第四节点和第一电压端,用于在第四节点为第一电平时,将第三 节点与第一电压端导通。4.根据权利要求1所述的移位寄存器单元,其特征在于,所述第一输入模块包括第一晶 体管,所述第一晶体管的栅极连接扫描脉冲输入端,源极和漏极中的一个连接第四电压端, 另一个连接第一节点,导通电平为第一电平。5.根据权利要求1所述的移位寄存器单元,其特征在于,所述第二输入模块包括第二晶 体管,所述第二晶体管的栅极连接扫描脉冲输入端,源极和漏极中的一个连接扫描脉冲输 入端,另一个连接第二节点,导通电平为第一电平。6.根据权利要求1所述的移位寄存器单元,其特征在于,所述第一复位模块包括第三晶 体管,所述第三晶体管的栅极连接复位控制端,源极和漏极中的一个连接第一电压端,另一 个连接第一节点,导通电平为第一电平。7.根据权利要求1所述的移位寄存器单元,其特征在于,所述第二复位模块包括第四晶体管、第五晶体管和第六晶体管;所述第四晶体管的栅极连接第三节点,源极和漏极中的一个连接第一电压端,另一个 连接第一节点;所述第五晶体管的栅极连接第三节点,源极和漏极中的一个连接第一电压端,另一个 连接第二节点;所述第六晶体管的栅极连接第三节点,源极和漏极中的一个连接第一电压端,另一个 连接第一扫描脉冲输出端;第四晶体管、第五晶体管和第六晶体管的导通电平均为第一电平。8.根据权利要求1所述的移位寄存器单元,其特征在于,所述第一输出模块包括第七晶 体管和第一电容;所述第七晶体管的栅极连接第一节点,源极和漏极中的一个连接第一时钟信号端,另 一个连接第一扫描脉冲输出端,导通电平为第一电平。9.根据权利要求1所述的移位寄存器单元,其特征在于,所述第二输出模块包括第八晶 体管和第二电容;所述第八晶体管的栅极连接第二节点,源极和漏极中的一个连接第二时钟信号端,另 一个连接第二扫描脉冲输出端,导通电平为第一电平。10.根据权利要求1所述的移位寄存器单元,其特征在于,所述第三节点控制模块,包括 第九晶体管、第十晶体管、第十一晶体管和第十二晶体管;第九晶体管和第十晶体管的栅极连接第一节点;第九晶体管的源极和漏极中的一个连 接第一电压端,另一个连接第三节点;第十晶体管的源极和漏极中的一个连接第一电压端, 另一个连接第五节点;第十一晶体管的栅极连接第五节点,源极和漏极中的一个连接第二电压端,另一个连 接第三节点;第十二晶体管的栅极连接第二电压端,源极和漏极中的一个连接第二电压端,另一个 连接第五节点;第九晶体管、第十晶体管、第十一晶体管和第十二晶体管的导通电平均为第一电平。11.如权利要求2所述的移位寄存器单元,其特征在于,所述第三复位模块包括第十三 晶体管、第十四晶体管和第十五晶体管;所述第十三晶体管的栅极连接第四节点,源极和漏极中的一个连接第一扫描脉冲输出 端,另一个连接第一电压端,导通电平为第一电平;所述第十四晶体管的栅极连接第四节点,源极和漏极中的一个连接第一节点,另一个 连接第一电压端,导通电平为第一电平;所述第十五晶体管的栅极连接第四节点,源极和漏极中的一个连接第二节点,另一个 连接第一电压端;第十三晶体管、第十四晶体管和第十五晶体管的导通电平均为第一电平。12.如权利要求2所述的移位寄存器单元,其特征在于,所述第四节点控制模块,包括第 十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管和第二十晶体管;所述第二十晶体管和第十六晶体管的栅极连接第三节点;第二十晶体管的源极和漏极 中的一个连接第一电压端,另一个连接第四节点;第十六晶体管的源极和漏极中的一个连接第一电压端,另一个连接第六节点;第十七晶体管的栅极连接第六节点,源极和漏极中的一个连接第三电压端,另一个连 接第四节点;第十八晶体管的栅极连接第三电压端,源极和漏极中的一个连接第三电压端,另一个 连接第四节点;第十九晶体管的栅极连接第一节点,源极和漏极中的一个连接第一电压端,另一个连 接第四节点;第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管和第二十晶体管的导通电 平均为第一电平。13.如权利要求3所述的移位寄存器单元,其特征在于,所述第四复位模块包括第二十 一晶体管,所述第二十一晶体管的栅极连接第四节点,源极和漏极中的一个连接第三节点, 另一个连接第一电压端。14.如权利要求1-13任一项所述的移位寄存器单元,其特征在于,所述第一电平为高电 平,所述第二电平为低电平。15.—种栅极驱动电路,其特征在于,包括:多个级联的移位寄存器单元;所述移位寄存器单元为如权利要求1-14任一项所述的移 位寄存器单元和多条驱动线;奇数级的各个移位寄存器单元的第一时钟信号端均连接第一驱动线,第二时钟信号端 连接第二驱动线;偶数级的各个移位寄存器单元的第一时钟信号端连接第三驱动线,第二 时钟信号端连接第四驱动线;相邻两级的移位寄存器单元中的上一级移位寄存器单元的第二扫描脉冲输出端连接 下一级移位寄存器单元的扫描脉冲输入端;下一级移位寄存器单元的第二扫描脉冲输出端 连接上一级移位寄存器单元的复位控制端。16.—种驱动如权利要求15所述的栅极驱动电路的方法,其特征在于,包括:在各个移 位寄存器单元的第一电压端输入第二电平直流电压;在第一驱动线输入第一时钟信号,在第二驱动线输入第二时钟信号;在第三驱动线输 入第三时钟信号,在第四驱动线输入第四时钟信号;在第一级移位寄存器单元的扫描脉冲输入端输入起始扫描脉冲;所述起始扫描脉冲的 电平为第一电平;其中,第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的时钟周期相同; 其中,第一时钟信号和第三时钟信号中的第一电平的电压为多阶;第一时钟信号和第三时 钟信号的占空比均为1/2,且电平状态实时相反;第二时钟信号和第四时钟信号的占空比均 为1/2,且电平状态实时相反;第二时钟信号中第一电平的起始时刻与第一时钟信号中第一 电平的起始时刻相同,第四时钟信号中第一电平的起始时刻与第三时钟信号中第一电平的 起始时刻相同;起始扫描脉冲的起始时刻与第三时钟信号中的一个第一电平的起始时刻相同,结束时 刻与该第一电平的结束时刻相同。17.—种显示器件,其特征在于,包括:基底以及形成在基底上的栅极驱动电路以及多 条栅线;其中,栅极驱动电路为如权利要求15所述的栅极驱动电路,每一级移位寄存器单元的第一扫描脉冲输出端连接一条栅线。
【文档编号】G09G3/20GK105957470SQ201610534144
【公开日】2016年9月21日
【申请日】2016年7月7日
【发明人】王梓轩
【申请人】京东方科技集团股份有限公司, 合肥鑫晟光电科技有限公司
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