栅极驱动电路及液晶显示装置的制造方法
【专利摘要】本发明提供一种栅极驱动电路及液晶显示装置，所述栅极驱动电路包括多级连接的栅极驱动单元，其中第N级栅极驱动单元包括：上拉控制模块、上拉模块、第一下拉模块、下拉控制模块、第二下拉模块；第二下拉模块包括第一薄膜晶体管、第二薄膜晶体管，分别与所述第一低频时钟信号输入端、所述下拉控制模块连接，并与所述上拉控制模块、所述上拉模块共同连接于所述下拉点。本发明的栅极驱动电路及液晶显示装置，解决了现有技术中下拉点和第一输出端的电压波动问题，提高了栅极驱动电路的信赖性和使用寿命。
【专利说明】
栅极驱动电路及液晶显示装置
技术领域
[0001]本发明涉及显示器领域，特别是涉及一种栅极驱动电路及液晶显示装置。
【背景技术】
[0002]栅极驱动电路简称G0A(Gate Driver On Array)电路，利用现有薄膜晶体管液晶显示器的阵列制程技术将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式。
[0003]现有的第N级GOA单元的结构图，如图1所示，主要包括:上拉控制模块101、上拉模块102、下拉模块103、下拉控制模块104。其中，第N-1级信号第一输入端输入的信号为G(n-
1)、第N-1级信号第二输入端输入的信号为ST(η-1)、第N+1级信号输入端输入的信号为G(n+I)，第一输出端的输出信号为G(n)、第二输出端的输出信号为ST(n+l)、下拉点的信号为Q(η)、高频时钟信号输入端输入的信号为CLKA、CLKB，在实际应用过程中，由于上拉模块102的薄膜晶体管的源极和栅极之间存在着耦合电容，使得下拉点的电位或者第一输出端的电压被拉低时，存在着波动，降低了栅极驱动电路的信耐性和使用寿命。
[0004]因此，有必要提供一种栅极驱动电路及液晶显示装置，以解决现有技术所存在的问题。
【发明内容】
[0005]本发明的目的在于提供一种栅极驱动电路及液晶显示装置，以解决现有技术中下拉点被拉低时容易出现波动的技术问题。
[0006]为解决上述技术问题，本发明构造了一种栅极驱动电路，其包括多级连接的栅极驱动单元，其中第N级栅极驱动单元包括:
[0007]第N-1级信号第一输入端、第N-1级信号第二输入端、第Ν+1级信号输入端、高频时钟信号输入端、第一输出端、第二输出端、下拉点、第一低频时钟信号输入端、以及低电平输入端，其中N为大于3的正整数；
[0008]其中，所述第N-1级信号第一输入端与第N-1级的栅极驱动单元的第一输出端相连;所述第N-1级信号第二输入端与第N-1级的栅极驱动单元的第二输出端相连、所述第一输出端与第Ν+1级的栅极驱动单元的第N-1级信号第一输入端相连;所述第二输出端与第N+I级的栅极驱动单元的第N-1级信号第二输入端连接;所述第一输出端，用于向显示区域的第N级的扫描线提供扫描信号；
[0009]所述第N级栅极驱动单元还包括:
[0010]上拉控制模块，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位；
[0011]上拉模块，分别与所述高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制模块共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位；
[0012]第一下拉模块，分别与所述第N+1级信号输入端连接，并与所述上拉模块共同连接于所述第一输出端，与所述上拉控制模块共同连接于所述下拉点，用于在所述第一输出端的信号处于非充电状态时，下拉所述下拉点以及所述第一输出端的电位；
[0013]下拉控制模块，分别与所述上拉控制模块、所述上拉模块连接，用于在所述下拉点的电位处于低电位时，下拉所述下拉点以及所述第一输出端的电位；
[0014]第二下拉模块，包括第一薄膜晶体管、第二薄膜晶体管，所述第二下拉模块与所述第一低频时钟信号输入端、所述下拉控制模块连接，并与所述上拉控制模块、所述上拉模块共同连接于所述下拉点；用于使所述下拉点下拉后的电位和所述第一输出端下拉后的电位等于预设电压。
[0015]本发明另一个目的在于提供一种液晶显示装置，其包括上述栅极驱动电路，以及与所述栅极驱动电路连接的显示区域。
[0016]本发明的栅极驱动电路及液晶显示装置，通过增加一下拉模块，在下拉点和输出端的电位波动时，将电压进一步拉低，消除了耦合电容对栅极驱动电路的影响，进而提高了栅极驱动电路的信赖性和使用寿命。
[0017]为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0018]图1为现有技术的第N级栅极驱动电路的结构示意图；
[0019]图2为本发明的第N级栅极驱动电路的结构示意图；
[0020]图3为本发明的栅极驱动电路的驱动波形图。
【具体实施方式】
[0021]以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
[0022]在图中，结构相似的单元是以相同标号表示。
[0023]请参照图2，图2为本发明的第N级栅极驱动电路的结构示意图。
[0024]本发明的栅极驱动电路，包括多级连接的栅极驱动单元，其中第N级栅极驱动单元，如图2所示，包括:第N-1级信号第一输入端、第N-1级信号第二输入端、第N+1级信号输入端、高频时钟信号输入端、第一输出端、第二输出端、下拉点、第一低频时钟信号输入端、以及低电平输入端，其中N为大于3的正整数；
[0025]第N-1级信号第一输入端的信号为G(N-1)、第N-1级信号第二输入端的信号为ST(N-1)、高频时钟信号输入端的信号为CLKA/CLKB、第一输出端的信号为G(N)、第二输出端的信号为ST(N+1)、下拉点的信号为Q(N)、低电平输入端VSS，第一低频时钟信号输入端的信号为LC3/LC4。
[0026]其中，所述第N-1级信号第一输入端与第N-1级的栅极驱动单元的第一输出端相连;所述第N-1级信号第二输入端与第N-1级的栅极驱动单元的第二输出端相连、所述第一输出端与第N+1级的栅极驱动单元的第N-1级信号第一输入端相连;所述第二输出端与第N+I级的栅极驱动单元的第N-1级信号第二输入端连接;所述第一输出端，用于向显示区域的第N级的扫描线提供扫描信号；
[0027]所述第N级栅极驱动单元还包括:上拉控制模块201、上拉模块202、第一下拉模块203、下拉控制模块204、第二下拉模块200;
[0028]上拉控制模块201，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位，以控制所述上拉模块202是否开启O
[0029]上拉模块202，分别与所述高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制模块201共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点的信号Q(n)达到更高的电位；
[0030]第一下拉模块203，分别与所述第N+1级信号输入端连接，并与所述上拉模块202共同连接与所述第一输出端，与所述上拉控制模块201共同连接于所述下拉点，用于在所述第一输出端的信号处于非充电状态时，下拉所述下拉点以及所述第一输出端的电位；
[0031]下拉控制模块204，分别与所述上拉控制模块201、所述上拉模块202连接，用于在所述下拉点的电位处于低电位时，下拉所述下拉点以及所述第一输出端的电位；
[0032]第二下拉模块200，包括第一薄膜晶体管T71、第二薄膜晶体管T72，与所述第一低频时钟信号输入端、所述下拉控制模块204连接，并与所述上拉控制模块201、所述上拉模块202共同连接于所述下拉点，用于使所述下拉点下拉后的电位和所述第一输出端下拉后的电位等于预设电压，以消除所述下拉点的电位和所述第一输出端的电位在下拉过程中的波动。
[0033]所述第一薄膜晶体管T71具有第一栅极、第一源极及第一漏极;所述第二薄膜晶体管T72具有第二栅极、第二源极及第二漏极;所述第一栅极和第二栅极都连接所述第一低频时钟信号输入端连接，所述第一源极连接所述下拉点；所述第一漏极连接所述低电平输入端;所述第二源极连接所述第一输出端;所述第二漏极连接所述低电平输入端。
[0034]所述上拉控制模块201包括第三薄膜晶体管Tll，所述第三薄膜晶体管具有第三栅极、第三源极及第三漏极；
[0035]所述第三源极连接所述第N-1级信号第一输入端，所述第三栅极连接所述第N-1级信号第二输入端，所述第三漏极连接所述下拉点。
[0036]所述上拉模块202包括第四薄膜晶体管T22、第五薄膜晶体管T21、所述第四薄膜晶体管T22具有第四栅极、第四源极及第四漏极;所述第五薄膜晶体管T21具有第五栅极、第五源极及第五漏极；
[0037]所述第四栅极、所述第五栅极共同连接于所述下拉点，所述第四源极与所述第五源极共同连接于所述高频时钟信号输入端，所述第四漏极连接所述第二输出端，所述第五漏极连接所述第一输出端。
[0038]所述上拉模块202还包括电容cb，所述电容cb的一端与所述下拉点连接，所述电容cb的另一端与所述第一输出端连接。
[0039]所述第一下拉模块203包括第六薄膜晶体管T41和第七薄膜晶体管T31;所述第六薄膜晶体管T41包括第六栅极、第六源极及第六漏极;所述第七薄膜晶体管T31包括第七栅极、第七源极及第七漏极；
[0040]所述第六栅极和所述第七栅极都与所述第N+1级信号输入端连接，所述第六源极连接所述下拉点，所述第六漏极连接所述低电平输入端;所述第七源极连接所述第一输出端，所述第七漏极连接所述低电平输入端。
[0041]所述第N级栅极驱动单元还包括第二低频时钟信号输入端，和第三低频时钟信号输入端;第二低频时钟信号输入端输入的信号为LCl;第三低频时钟信号输入端输入的信号为 LC2;
[0042]所述下拉控制模块204包括:第一下拉控制子模块2041;
[0043]所述第一下拉控制子模块2041包括:第八薄膜晶体管T52、第九薄膜晶体管T51、第十薄膜晶体管T53、第^^一薄膜晶体管T54、第十二薄膜晶体管T42、第十三薄膜晶体管T32;
[0044]所述第八薄膜晶体管T52包括第八栅极、第八源极及第八漏极;所述第九薄膜晶体管T51包括第九栅极、第九源极及第九漏极;所述第十薄膜晶体管T53包括第十栅极、第十源极及第十漏极;所述第十一薄膜晶体管T54包括第十一栅极、第十一源极及第十一漏极;所述第十二薄膜晶体管T42包括第十二栅极、第十二源极及第十二漏极;所述第十三薄膜晶体管T32包括第十三栅极、第十三源极及第十三漏极；
[0045]所述第八栅极连接所述下拉点，所述第八源极连接所述第九漏极，所述第八漏极连接所述低电平输入端；
[0046]所述第九栅极连接所述第二低频时钟信号输入端，所述第九源极连接所述第九栅极，所述第九漏极连接所述第十栅极；
[0047]所述第十源极连接所述第九源极，所述第十漏极连接所述第十二栅极以及所述第十三栅极；
[0048]所述第十一栅极连接所述第八栅极，所述第十一源极与所述第十漏极连接，所述第十一漏极与所述低电平输入端连接；
[0049]所述第十二源极连接所述下拉点，所述第十三源极连接所述第一输出端，所述第十二漏极和所述第十三漏极都与所述低电平输入端连接。
[0050]所述下拉控制模块204包括:第二下拉控制子模块2042;
[0051]所述第二下拉控制子模块2042包括:所述第十四薄膜晶体管T62、第十五薄膜晶体管T61、第十六薄膜晶体管T63、第十七薄膜晶体管T64、第十八薄膜晶体管T43、第十九薄膜晶体管T33;
[0052]所述第十四薄膜晶体管T62包括第十四栅极、第十四源极及第十四漏极;所述第十五薄膜晶体管T61包括第十五栅极、第十五源极及第十五漏极;所述第十六薄膜晶体管T63包括第十六栅极、第十六源极及第十六漏极;所述第十七薄膜晶体管T64包括第十七栅极、第十七源极及第十七漏极;所述第十八薄膜晶体管T43包括第十八栅极、第十八源极及第十八漏极;所述第十九薄膜晶体管T33包括第十九栅极、第十九源极及第十九漏极；
[0053]所述第十四栅极连接所述下拉点，所述第十四源极连接所述第十五漏极，所述第十四漏极连接所述低电平输入端；
[0054]所述第十五栅极连接所述第三低频时钟信号输入端，所述第十五源极连接所述第十五栅极，所述第十五漏极连接所述第十六栅极；
[0055]所述第十六源极连接所述第十五源极，所述第十六漏极连接所述第十八栅极以及所述第十九栅极；
[0056]所述第十七栅极连接所述第十四栅极，所述第十七源极与所述第十六漏极连接，所述第十七漏极与所述低电平输入端连接；
[0057]所述第十八源极连接所述下拉点，所述第十九源极连接所述第一输出端，所述第十八漏极和所述第十九漏极都与所述低电平输入端连接。
[0058]本发明的栅极驱动单元的工作原理为:当所述上拉控制模块201的第N-1级信号第二输入端的信号ST(N-1)为高电平时，所述第三薄膜晶体管Tll闭合，当所述第N-1级信号第一输入端的信号G(N-1)输入为高电平时，所述下拉点的信号Q(N)变为高电平。此时所述上拉模块202的第四薄膜晶体管T22以及所述第五薄膜晶体管T21闭合，同时输入所述高频时钟信号输入端的信号CLKA或者CLKB;使薄膜晶体管T21闭合，第一输出端的信号G(n)为高电平。此时第一下拉模块203和下拉控制模块204停止工作。在下一个1/2时钟周期内，Q(n)保持高电位，CLKA/CLKB信号通过T21输出到第一输出端，使得G(n)为高电位。当Q(n)点为高电位时，P点或者Q点为低电位，Q(n)与G(n)的电位不被拉低。
[0059]在下一个1/2时钟周期内，G(n+1)输出高电位，使得第一下拉模块203的薄膜晶体管T31和T41闭合，从而将Q(n)与G(n)的电位拉低。当Q(n)点为低电位时，P点或者Q点为高电平，从而使得Τ42\Τ32或者T43\T33闭合，将Q(n)与G(n)的电位进一步拉低。但是在拉低时，由于薄膜晶体管T21 \T22存在耦合电容，使得Q (η)的电位出现波动，也即Q (η)和G (η)的电位超过VSS的电压，从而影响G (η)的稳定性。
[0060]因此，当Q(n)和G(n)的电位超过VSS的电压时，通过第二下拉模块200将Q(n)和G(η)的电位拉回到VSS的电压，也即使得Q(n)和G(n)的电位维持稳定。
[0061]具体地，所述第一低频时钟信号输入端输入的信号包括第一低频时钟信号LC3和第二低频时钟信号LC4，所述显示区域包括第一显示区域和第二显示区域；
[0062]在第一显示区域的扫描线驱动时，该第一低频时钟信号为高电平;在第二显示区域的扫描线驱动时，该第二低频时钟信号为高电平。第一显示区域和第二显示区域比如为上半屏幕和下半屏幕。
[0063]如图3所示，给出两帧的驱动波形图，以液晶显示面板有4行扫描线为例，其中STV表不启动信号，G1-G4表不I到4行扫描线输入的扫描信号，在一帧tl-t6时间内，当上半屏(1、2行)扫描完时，在上半屏驱动时间(t2-t4)LC3为高电平，从而使上半屏的扫描信号和下拉点的电位维持稳定低电位，由于t4-t5时段内，下半屏(3、4行)还在继续扫描，因此第一低频时钟信号LC3输入端的输入信号只能在上半屏驱动时间内输出高电平的信号，才能使得下半屏的扫描信号和下拉点的电位为高电位。而当下半屏的扫描线扫描完，由于下一帧的上半屏还在继续扫描，因此第二低频时钟信号输入端的输入的信号LC4只能在下半屏幕驱动时间内(t4-t5)输出高电位的信号，从而将下半屏的扫描信号和下拉点的电位维持稳定低电位。其中t5-t6表不一帧内的媳屏时段，为了更好地维持扫描信号和下拉点的电位，此时LC3和LC4都为高电平。可以理解的是，下一帧的驱动原理与此类似。
[0064]本发明的栅极驱动电路，通过增加一下拉模块，在下拉点和输出端的电位波动时，将电压进一步拉低，消除了耦合电容对栅极驱动电路的影响，进而提高了栅极电路的信赖性和使用寿命。
[0065]本发明还提供一种液晶显示装置，其包括栅极驱动单元，以及与所述栅极驱动电路连接的显示区域；
[0066]所述栅极驱动电路包括多级连接的栅极驱动单元，其中，第N级栅极驱动单元包括:
[0067]第N-1级信号第一输入端、第N-1级信号第二输入端、第N+1级信号输入端、高频时钟信号输入端、第一输出端、第二输出端、下拉点、第一低频时钟信号输入端、以及低电平输入端，其中N为大于3的正整数；
[0068]其中，所述第N-1级信号第一输入端与第N-1级的栅极驱动单元的第一输出端相连;所述第N-1级信号第二输入端与第N-1级的栅极驱动单元的第二输出端相连、所述第一输出端与第N+1级的栅极驱动单元的第N-1级信号第一输入端相连;所述第二输出端与第N+I级的栅极驱动单元的第N-1级信号第二输入端连接;所述第一输出端，用于向所述显示区域的第N级的扫描线提供扫描信号；
[0069]所述第N级栅极驱动单元还包括:
[0070]上拉控制模块，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位；
[0071]上拉模块，分别与所述高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制模块共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位；
[0072]第一下拉模块，分别与所述第N+1级信号输入端连接，并与所述上拉模块共同连接于所述第一输出端，与所述上拉控制模块共同连接于所述下拉点，用于在所述第一输出端的信号处于非充电状态时，下拉所述下拉点以及所述第一输出端的电位；
[0073]下拉控制模块，分别与所述上拉控制模块、所述上拉模块连接，用于在所述下拉点的电位处于低电位时，下拉所述下拉点以及所述第一输出端的电位；
[0074]第二下拉模块，包括第一薄膜晶体管、第二薄膜晶体管，与所述第一低频时钟信号输入端、所述下拉控制模块连接，并与所述上拉控制模块、所述上拉模块共同连接于所述下拉点；用于使所述下拉点下拉后的电位和所述第一输出端下拉后的电位等于预设电压。
[0075]本发明的液晶显示装置可包括上述栅极驱动电路，鉴于所述栅极驱动电路在上文已有详细的描述，此处不再赘述。
[0076]本发明的液晶显示装置，通过增加一下拉模块，在下拉点和输出端的电位波动时，将电压进一步拉低，消除了耦合电容对栅极驱动电路的影响，进而提高了栅极驱动电路的信赖性和使用寿命。
[0077]综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
【主权项】
1.一种栅极驱动电路，其特征在于，包括多级连接的栅极驱动单元，其中第N级栅极驱动单元包括: 第N-1级信号第一输入端、第N-1级信号第二输入端、第N+1级信号输入端、高频时钟信号输入端、第一输出端、第二输出端、下拉点、第一低频时钟信号输入端、以及低电平输入端，其中N为大于3的正整数； 其中，所述第N-1级信号第一输入端与第N-1级的栅极驱动单元的第一输出端相连;所述第N-1级信号第二输入端与第N-1级的栅极驱动单元的第二输出端相连、所述第一输出端与第N+1级的栅极驱动单元的第N-1级信号第一输入端相连;所述第二输出端与第N+1级的栅极驱动单元的第N-1级信号第二输入端连接;所述第一输出端，用于向显示区域的第N级的扫描线提供扫描信号； 所述第N级栅极驱动单元还包括: 上拉控制模块，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位； 上拉模块，分别与所述高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制模块共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位； 第一下拉模块，分别与所述第N+1级信号输入端连接，并与所述上拉模块共同连接于所述第一输出端，与所述上拉控制模块共同连接于所述下拉点，用于在所述第一输出端的信号处于非充电状态时，下拉所述下拉点以及所述第一输出端的电位； 下拉控制模块，分别与所述上拉控制模块、所述上拉模块连接，用于在所述下拉点的电位处于低电位时，下拉所述下拉点以及所述第一输出端的电位； 第二下拉模块，包括第一薄膜晶体管、第二薄膜晶体管，所述第二下拉模块与所述第一低频时钟信号输入端、所述下拉控制模块连接，并与所述上拉控制模块、所述上拉模块共同连接于所述下拉点；用于使所述下拉点下拉后的电位和所述第一输出端下拉后的电位等于预设电压。2.根据权利要求1所述的栅极驱动电路，其特征在于， 所述第一薄膜晶体管具有第一栅极、第一源极及第一漏极;所述第二薄膜晶体管具有第二栅极、第二源极及第二漏极;所述第一栅极和第二栅极都连接所述第一低频时钟信号输入端连接，所述第一源极连接所述下拉点;所述第一漏极连接所述低电平输入端;所述第二源极连接所述第一输出端;所述第二漏极连接所述低电平输入端。3.根据权利要求1所述的栅极驱动电路，其特征在于， 所述上拉控制模块包括第三薄膜晶体管，所述第三薄膜晶体管具有第三栅极、第三源极及第二漏极； 所述第三源极连接所述第N-1级信号第一输入端，所述第三栅极连接所述第N-1级信号第二输入端，所述第三漏极连接所述下拉点。4.根据权利要求1所述的栅极驱动电路，其特征在于， 所述上拉模块包括第四薄膜晶体管、第五薄膜晶体管、所述第四薄膜晶体管具有第四栅极、第四源极及第四漏极;所述第五薄膜晶体管具有第五栅极、第五源极及第五漏极；所述第四栅极、所述第五栅极共同连接于所述下拉点，所述第四源极与所述第五源极共同连接于所述高频时钟信号输入端，所述第四漏极连接所述第二输出端，所述第五漏极连接所述第一输出端。5.根据权利要求4所述的栅极驱动电路，其特征在于， 所述上拉模块还包括电容，所述电容的一端与所述下拉点连接，所述电容的另一端与所述第一输出端连接。6.根据权利要求1所述的栅极驱动电路，其特征在于， 所述第一下拉模块包括第六薄膜晶体管和第七薄膜晶体管;所述第六薄膜晶体管包括第六栅极、第六源极及第六漏极;所述第七薄膜晶体管包括第七栅极、第七源极及第七漏极； 所述第六栅极和所述第七栅极都与所述第N+1级信号输入端连接，所述第六源极连接所述下拉点，所述第六漏极连接所述低电平输入端;所述第七源极连接所述第一输出端，所述第七漏极连接所述低电平输入端。7.根据权利要求1所述的栅极驱动电路，其特征在于， 所述第N级栅极驱动单元还包括第二低频时钟信号输入端和第三低频时钟信号输入端； 所述下拉控制模块包括:第一下拉控制子模块； 所述第一下拉控制子模块包括:第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、 所述第八薄膜晶体管包括第八栅极、第八源极及第八漏极;所述第九薄膜晶体管包括第九栅极、第九源极及第九漏极;所述第十薄膜晶体管包括第十栅极、第十源极及第十漏极;所述第十一薄膜晶体管包括第十一栅极、第十一源极及第十一漏极;所述第十二薄膜晶体管包括第十二栅极、第十二源极及第十二漏极;所述第十三薄膜晶体管包括第十三栅极、第十三源极及第十三漏极； 所述第八栅极连接所述下拉点，所述第八源极连接所述第九漏极，所述第八漏极连接所述低电平输入端； 所述第九栅极连接所述第二低频时钟信号输入端，所述第九源极连接所述第九栅极，所述第九漏极连接所述第十栅极； 所述第十源极连接所述第九源极，所述第十漏极连接所述第十二栅极以及所述第十三栅极； 所述第十一栅极连接所述第八栅极，所述第十一源极与所述第十漏极连接，所述第十一漏极与所述低电平输入端连接； 所述第十二源极连接所述下拉点，所述第十三源极连接所述第一输出端，所述第十二漏极和所述第十三漏极都与所述低电平输入端连接。8.根据权利要求1所述的栅极驱动电路，其特征在于， 所述下拉控制模块还包括:第二下拉控制子模块； 所述第二下拉控制子模块包括:所述第十四薄膜晶体管、第十五薄膜晶体管、第十六薄膜晶体管、第十七薄膜晶体管、第十八薄膜晶体管、第十九薄膜晶体管； 所述第十四薄膜晶体管包括第十四栅极、第十四源极及第十四漏极;所述第十五薄膜晶体管包括第十五栅极、第十五源极及第十五漏极;所述第十六薄膜晶体管包括第十六栅极、第十六源极及第十六漏极;所述第十七薄膜晶体管包括第十七栅极、第十七源极及第十七漏极;所述第十八薄膜晶体管包括第十八栅极、第十八源极及第十八漏极;所述第十九薄膜晶体管包括第十九栅极、第十九源极及第十九漏极； 所述第十四栅极连接所述下拉点，所述第十四源极连接所述第十五漏极，所述第十四漏极连接所述低电平输入端； 所述第十五栅极连接所述第三低频时钟信号输入端，所述第十五源极连接所述第十五栅极，所述第十五漏极连接所述第十六栅极； 所述第十六源极连接所述第十五源极，所述第十六漏极连接所述第十八栅极以及所述第十九栅极； 所述第十七栅极连接所述第十四栅极，所述第十七源极与所述第十六漏极连接，所述第十七漏极与所述低电平输入端连接； 所述第十八源极连接所述下拉点，所述第十九源极连接所述第一输出端，所述第十八漏极和所述第十九漏极都与所述低电平输入端连接。9.根据权利要求1所述的栅极驱动电路，其特征在于， 所述第一低频时钟信号输入端输入的信号包括第一低频时钟信号和第二低频时钟信号;所述显示区域包括第一显示区域和第二显示区域； 在所述第一显示区域的全部扫描线驱动时，该第一低频时钟信号为高电平;在所述第二显示区域的全部扫描线驱动时，该第二低频时钟信号为高电平。10.—种液晶显示装置，其特征在于，包括栅极驱动电路，以及与所述栅极驱动电路连接的显示区域； 所述栅极驱动电路包括多级连接的栅极驱动单元，其中第N级栅极驱动单元包括: 第N-1级信号第一输入端、第N-1级信号第二输入端、第N+1级信号输入端、高频时钟信号输入端、第一输出端、第二输出端、下拉点、第一低频时钟信号输入端、以及低电平输入端，其中N为大于3的正整数； 其中，所述第N-1级信号第一输入端与第N-1级的栅极驱动单元的第一输出端相连;所述第N-1级信号第二输入端与第N-1级的栅极驱动单元的第二输出端相连、所述第一输出端与第N+1级的栅极驱动单元的第N-1级信号第一输入端相连;所述第二输出端与第N+1级的栅极驱动单元的第N-1级信号第二输入端连接;所述第一输出端，用于向所述显示区域的第N级的扫描线提供扫描信号； 所述第N级栅极驱动单元还包括: 上拉控制模块，分别与所述第N-1级信号第一输入端、所述第N-1级信号第二输入端以及所述下拉点连接，用于上拉所述下拉点的电位； 上拉模块，分别与所述高频时钟信号输入端、所述第一输出端、以及所述第二输出端连接，并与所述上拉控制模块共同连接于所述下拉点，用于对所述第一输出端和所述第二输出端的信号进行充电，以及使所述下拉点达到更高的电位； 第一下拉模块，分别与所述第N+1级信号输入端连接，并与所述上拉模块共同连接于所述第一输出端，与所述上拉控制模块共同连接于所述下拉点，用于在所述第一输出端的信号处于非充电状态时，下拉所述下拉点以及所述第一输出端的电位； 下拉控制模块，分别与所述上拉控制模块、所述上拉模块连接，用于在所述下拉点的电位处于低电位时，下拉所述下拉点以及所述第一输出端的电位； 第二下拉模块，包括第一薄膜晶体管、第二薄膜晶体管，所述第二下拉模块与所述第一低频时钟信号输入端、所述下拉控制模块连接，并与所述上拉控制模块、所述上拉模块共同连接于所述下拉点；用于使所述下拉点下拉后的电位和所述第一输出端下拉后的电位等于预设电压。
【文档编号】G09G3/36GK105957480SQ201610415545
【公开日】2016年9月21日
【申请日】2016年6月13日
【发明人】徐向阳
【申请人】深圳市华星光电技术有限公司