移位寄存器单元、驱动方法、栅极驱动电路及显示装置的制造方法

文档序号:10657620
移位寄存器单元、驱动方法、栅极驱动电路及显示装置的制造方法
【专利摘要】本发明公开了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置,属于显示技术领域。所述移位寄存器单元包括:第一反相模块、第二反相模块和锁存模块;其中,所述第二反相模块包括:控制子模块和反相子模块;所述控制子模块能够在第一节点、所述第二节点和所述时钟信号的控制下,向所述反相子模块输出所述第一电源信号或者所述第二电源信号,从而可以提高该反相子模块的噪声容限,避免输入信号存在噪声时,对移位寄存器单元输出的驱动信号造成影响,改善了该移位寄存器单元的抗噪性能,解决了相关技术张移位寄存器单元抗噪性能较差的问题。本发明用于显示图像。
【专利说明】
移位寄存器单元、驱动方法、栅极驱动电路及显示装置
技术领域
[0001]本发明涉及显示技术领域,特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。
【背景技术】
[0002]显示装置在显示图像时,需要利用移位寄存器(栅极驱动电路)对像素单元进行扫描,移位寄存器包括多个移位寄存器单元,每个移位寄存器单元对应一行像素单元,由多个移位寄存器单元实现对显示装置的像素单元的逐行扫描驱动,以显示图像。
[0003]相关技术中有一种移位寄存器单元,该移位寄存器单元中通过反相器、三态门和传输门等器件控制移位寄存器单元输出的驱动信号的电位的高低。其中,反相器通常由一个P型晶体管和一个N型晶体管组成,该反相器可以将输入信号的相位反转后输出。
[0004]但是,相关技术中的反相器的噪声容限较低,当移位寄存器单元中存在输入噪声时,该反相器可能会将该输入噪声反转后输出,影响移位寄存器单元输出的驱动信号的稳定性,使得该移位寄存器单元的抗噪性能较差。

【发明内容】

[0005]为了解决相关技术中移位寄存器单元抗噪性能较差的问题,本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。所述技术方案如下:
[0006]第一方面,提供了一种移位寄存器单元,所述移位寄存器单元包括:
[0007]第一反相模块、第二反相模块和锁存模块;
[0008]所述第一反相模块分别与时钟信号端和第一节点连接,用于在来自所述时钟信号端的时钟信号的控制下,控制所述第一节点的电位;
[0009]所述第二反相模块分别与所述时钟信号端、所述第一节点、第一电源信号端、第二电源信号端、输入信号端和第二节点连接,用于在所述时钟信号、所述第一节点以及在来自所述输入信号端的输入信号的控制下,向所述第二节点输出来自所述第一电源信号端的第一电源信号或者来自所述第二电源信号端的第二电源信号;
[0010]所述锁存模块分别与所述第一节点、所述第二节点、所述时钟信号端和输出信号端连接,用于在所述第一节点、所述第二节点以及在所述时钟信号的控制下,控制所述输出信号端的电位;
[0011 ]其中,所述第二反相模块包括:控制子模块和反相子模块;
[0012]所述控制子模块分别与所述反相子模块、所述时钟信号端、所述第一电源信号端、所述第二电源信号端和所述第二节点连接,用于在第一节点、所述第二节点和所述时钟信号的控制下,向所述反相子模块输出所述第一电源信号或者所述第二电源信号;
[0013]所述反相子模块分别与所述控制子模块、所述第一电源信号端、所述第二电源信号端、所述输入信号端和所述第二节点连接,用于在所述输入信号和所述控制子模块的控制下,向所述第二节点输出所述第一电源信号或者所述第二电源信号。
[0014]可选的,所述控制子模块,包括:第一晶体管和第二晶体管,
[0015]所述第一晶体管的第一极与所述第二电源信号端连接,所述第一晶体管的第二极与所述反相子模块连接,所述第一晶体管的栅极与所述第二节点连接;
[0016]所述第二晶体管的第一极与所述第一电源信号端连接,所述第二晶体管的第二极与所述反相子模块连接,所述第二晶体管的栅极与所述第二节点连接。
[0017]可选的,所述反相子模块,包括:第三晶体管、第四晶体管、第五晶体管和第六晶体管;
[0018]所述第三晶体管的第一极与所述第一电源信号端连接,所述第三晶体管的第二级与所述第四晶体管的第一极连接,所述第三晶体管的栅极与所述输入信号端连接;
[0019]所述第四晶体管的第一极分别与所述第三晶体管的第二极和所述第一晶体管的第二极连接,所述第四晶体管的第二极与所述第二节点连接,所述第四晶体管的栅极与所述输入信号端连接;
[0020]所述第五晶体管的第一极与所述第二电源信号端连接,所述第五晶体管的第二级与所述第六晶体管的第一极连接,所述第五晶体管的栅极与所述输入信号端连接;
[0021]所述第六晶体管的第一极分别与所述第五晶体管的第二极和所述第二晶体管的第二极连接,所述第六晶体管的第二级与所述第二节点连接,所述第六晶体管的栅极与所述输入信号端连接。
[0022]可选的,所述控制子模块,还包括:第七晶体管和第八晶体管;
[0023]所述第七晶体管的第一极与所述第一电源信号端连接,所述第七晶体管的第二级与所述第三晶体管的第一极连接,所述第七晶体管的栅极与所述第一节点连接,所述第三晶体管的第一极通过所述第七晶体管与所述第一电源信号端连接;
[0024]所述第八晶体管的第一极与所述第二电源信号端连接,所述第八晶体管的第二级与所述第五晶体管的第一极连接,所述第八晶体管的栅极与所述时钟信号端连接,所述第五晶体管的第一极通过所述第八晶体管与所述第二电源信号端连接。
[0025]可选的,所述控制子模块模块,还包括:第一传输门;
[0026]所述第一传输门的第一控制端与所述时钟信号端连接,所述第一传输门的第二控制端与所述第一节点连接;
[0027]所述第一传输门的输入端分别与所述第四晶体管的第二极、所述第一晶体管的栅极、所述第六晶体管的第二极和所述第二晶体管的栅极连接,所述第一传输门的输出端与所述第二节点连接,所述第四晶体管的第二极、所述第一晶体管的栅极、所述第六晶体管的第二极和所述第二晶体管的栅极分别通过所述第一传输门与所述第二节点连接。
[0028]可选的,所述锁存模块,包括:三态门和第一反相器;
[0029]所述三态门的第一控制端与所述第一节点连接,所述三态门的第二控制端与所述时钟信号端连接,所述三态门的输入端与所述输出信号端连接,所述三态门的输出端与所述第二节点连接;
[0030]所述第一反相器的输入端与所述第二节点连接,所述第一反相器的输出端与所述输出信号端连接。
[0031]可选的,所述锁存模块,包括:第二反相器、第三反相器和第二传输门;
[0032]所述第二反相器的输入端与所述第二节点连接,所述第二反相器的输出端与所述输出信号端连接;
[0033]所述第三反相器的输入端与所述输出信号端连接,所述第三反相器的输出端与所述第二传输门的输入端连接;
[0034]所述第二传输门的第一控制端与所述第一节点连接,所述第二传输门的第二控制端与所述时钟信号端连接,所述第二传输门的输入端与所述第三反相器的输出端连接,所述第二传输门的输出端与所述第二节点连接。
[0035]可选的,所述第一反相模块,包括:第四反相器;
[0036]所述第四反相器的输入端与所述时钟信号端连接,所述第四反相器的输出端与所述第一节点连接。
[0037]可选的,所述反相子模块,包括:至少一个P型晶体管和至少一个N型晶体管,
[0038]所述至少一个P型晶体管分别与所述第一电源信号端、所述输入信号端、所述控制子模块和所述第二节点连接,用于在所述输入信号和所述控制子模块的控制下,向所述第二节点输出来自所述第一电源信号端的第一电源信号;
[0039]所述至少一个N型晶体管分别与所述第二电源信号端、所述输入信号端、所述控制子模块和所述第二节点连接,用于在所述输入信号和所述控制子模块的控制下,向所述第二节点输出来自所述第二电源信号端的第二电源信号。
[0040]可选的,所述第一晶体管、所述第三晶体管、所述第四晶体管和所述第七晶体管均为P型晶体管;
[0041]所述第二晶体管、所述第五晶体管、所述第六晶体管和所述第八晶体管均为N型晶体管。
[0042]第二方面,提供一种移位寄存器单元的驱动方法,所述方法用于驱动如第一方面所述的移位寄存器单元,所述移位寄存器单元包括:第一反相模块,第二反相模块和锁存模块,所述第二反相模块包括:控制子模块和反相子模块,所述方法包括:
[0043 ]第一阶段:输入信号端输入的输入信号为第一电位,时钟信号端输入的时钟信号为第二电位,所述第一反相模块控制所述第一节点的电位为第一电位,所述第二反相模块处于高阻状态;
[0044]第二阶段:所述输入信号保持第一电位,所述时钟信号端输入的时钟信号为第一电位,第二电源信号端输入的第二电源信号为第二电位,所述第一反相模块控制所述第一节点的电位为第二电位,所述第二反相模块向所述第二节点输出所述第二电源信号,所述锁存模块控制所述输出信号端的电位为第一电位;
[0045]第三阶段:所述输入信号端输入的输入信号为第二电位,所述时钟信号端输入的时钟信号为第二电位,所述第一反相模块控制所述第一节点的电位为第一电位,所述第二反相模块处于高阻状态,所述锁存模块控制所述输出信号端的电位保持第一电位;
[0046]第四阶段,所述输入信号保持第二电位,所述时钟信号端输入的时钟信号为第一电位,第一电源信号端输入的第一电源信号为第一电位,所述第一反相模块控制所述第一节点的电位为第二电位,所述第二反相模块向所述第二节点输出所述第一电源信号,所述锁存模块控制所述输出信号端的电位为第二电位;
[0047]其中,在所述输入信号的电位由第二电位跳变至第一电位时,所述控制子模块向所述反相子模块输出所述第一电源信号;在所述输入信号的电位由第一电位跳变至第二电位时,所述控制子模块向所述反相子模块输出所述第二电源信号。
[0048]可选的,所述控制子模块包括:第一晶体管和第二晶体管,所述反相子模块包括:第三晶体管、第四晶体管、第五晶体管和第六晶体管;
[0049]所述第二阶段中,所述输入信号保持第一电位,所述第五晶体管和所述第六晶体管开启,所述第二电源信号端向所述第二节点输出所述第二电源信号;
[0050]所述第四阶段中,所述输入信号保持第二电位,所述第三晶体管和所述第四晶体管开启,所述第一电源信号端向所述第二节点输出所述第一电源信号;
[0051]在所述输入信号的电位由第二电位跳变至第一电位时,所述第二晶体管开启,所述第一电源信号端向所述第六晶体管的第一极输出所述第一电源信号;在所述输入信号的电位由第一电位跳变至第二电位时,所述第一晶体管开启,所述第二电源信号端向所述第四晶体管的第一极输出所述第二电源信号。
[0052]可选的,所述控制子模块,还包括:第七晶体管和第八晶体管;
[0053]所述第一阶段和所述第三阶段中,所述时钟信号为第二电位,所述第一节点的电位为第一电位,所述第七晶体管和所述第八晶体管关断;
[0054]所述第二阶段和所述第四阶段中,所述时钟信号为第一电位,所述第一节点的电位为第二电位,所述第七晶体管和所述第八晶体管开启,所述第一电源信号端向所述第三晶体管的第一极输出所述第一电源信号,所述第二电源信号端向所述第五晶体管的第一极输出所述第二电源信号。
[0055]可选的,所述控制子模块还包括:第一传输门;
[0056]所述第一阶段和所述第三阶段中,所述时钟信号为第二电位,所述第一节点的电位为第一电位,所述第一传输门关断;
[0057]所述第二阶段中,所述时钟信号为第一电位,所述第一节点的电位为第二电位,所述第一传输门开启,所述第二电源信号端向所述第二节点输出所述第二电源信号;
[0058]所述第四阶段中,所述时钟信号为第一电位,所述第一节点的电位为第二电位,所述第一传输门开启,所述第一电源信号端向所述第二节点输出所述第一电源信号。
[0059]可选的,所述第一晶体管、所述第三晶体管和所述第四晶体管均为P型晶体管;
[0060]所述第二晶体管、所述第五晶体管和所述第六晶体管均为N型晶体管;
[0061 ]所述第一电位相对于所述第二电位为高电位。
[0062]第三方面,提供一种栅极驱动电路,所述栅极驱动电路包括:至少两个级联的如第一方面所述的移位寄存器单元。
[0063]第四方面,提供一种显示装置,所述显示装置包括:第三方面所述的栅极驱动电路。
[0064]本发明实施例提供的技术方案带来的有益效果是:
[0065]本发明实施例提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置,该移位寄存器单元包括第一反相模块、第二反相模块和锁存模块,其中第二反相模块包括反相子模块和控制子模块,在输入信号的电位发生跳变的过程中,该控制子模块能够向该反相子模块输出第一电源信号或者第二电源信号,从而可以提高该反相子模块的噪声容限,避免输入信号存在噪声时,对移位寄存器单元输出的驱动信号造成影响,改善了移位寄存器单元的抗噪性能。
【附图说明】
[0066]为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
[0067]图1是本发明实施例提供的一种移位寄存器单元的结构示意图;
[0068]图2-1是本发明实施例提供的另一种移位寄存器单元的结构示意图;
[0069]图2-2是本发明实施例提供的又一种移位寄存器单元的结构示意图;
[0070]图2-3是相关技术中一种常规反相器的电路结构示意图;
[0071]图2-4是常规反相器以及本发明实施例提供的第二反相模块的输入输出电压特性曲线;
[0072]图3-1是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图;
[0073]图3-2是本发明实施例提供的一种移位寄存器单元的驱动时序图;
[0074]图3-3是常规反相器在输入噪声条件下的工作时序图;
[0075]图3-4是本发明实施例提供的移位寄存器单元在输入噪声条件下的工作时序图;
[0076]图4是本发明实施例提供的一种栅极驱动电路的结构示意图。
【具体实施方式】
[0077]为使本发明的目的、技术方案和优点更加清楚,下面将结合附图对本发明实施方式作进一步地详细描述。
[0078]本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件,根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的,所以其源极、漏极是可以互换的。在本发明实施例中,为区分晶体管除栅极之外的两极,将其中源极称为第一级,漏极称为第二级,因此,晶体管的栅极也可以称为第三极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外,本发明实施例所采用的开关晶体管包括P型开关晶体管和N型开关晶体管两种,其中,P型开关晶体管在栅极为低电位时导通,在栅极为高电位时截止,N型开关晶体管为在栅极为高电位时导通,在栅极为低电位时截止;此外,本发明各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号的电位有2个状态量,不代表全文中第一电位或第二电位具有特定的数值。在本发明实施例中,第一电位为高电位,第二电位为低电位,第一电源信号可以为低电位,第二电源信号可以为高电位。
[0079]图1是本发明实施例提供的一种移位寄存器单元的结构示意图,如图1所示,该移位寄存器单元包括:第一反相模块10、第二反相模块20和锁存模块30。
[0080]该第一反相模块10分别与时钟信号端CLK和第一节点A连接,用于在来自该时钟信号端CLK的时钟信号的控制下,控制该第一节点A的电位;
[0081 ]该第二反相模块20分别与该时钟信号端CLK、该第一节点A、第一电源信号端VGH、第二电源信号端VGL、输入信号端STV和第二节点B连接,用于在该时钟信号、该第一节点A以及在来自该输入信号端STV的输入信号的控制下,向该第二节点B输出来自该第一电源信号端VGH的第一电源信号或者来自该第二电源信号端VGL的第二电源信号;
[0082]该锁存模块30分别与该第一节点A、该第二节点B、该时钟信号端CLK和输出信号端OUT连接,用于在该第一节点A、该第二节点B以及在该时钟信号CLK的控制下,控制该输出信号端OUT的电位;
[0083]其中,该第二反相模块20包括:控制子模块21和反相子模块22。
[0084]该控制子模块21分别与该反相子模块22、该时钟信号端CLK、该第一电源信号端VGH、该第二电源信号端VGL和该第二节点B连接,用于在第一节点A、该第二节点B和该时钟信号的控制下,向该反相子模块22输出该第一电源信号或者该第二电源信号;
[0085]该反相子模块22分别与该控制子模块21、该第一电源信号端VGH、该第二电源信号端VGL、该输入信号端STV和该第二节点B连接,用于在该输入信号和该控制子模块21的控制下,向该第二节点B输出该第一电源信号或者该第二电源信号。
[0086]综上所述,本发明实施例提供了一种移位寄存器单元,该移位寄存器单元包括第一反相模块、第二反相模块和锁存模块,其中第二反相模块包括反相子模块和控制子模块,在输入信号的电位发生跳变的过程中,该控制子模块能够向该反相子模块输出第一电源信号或者第二电源信号,从而可以提高该反相子模块的噪声容限,避免输入信号存在噪声时,对移位寄存器单元输出的驱动信号造成影响,改善了该移位寄存器单元的抗噪性能。
[0087]图2-1是本发明实施例提供的另一种移位寄存器单元的结构示意图,图2-2是本发明实施例提供的又一种移位寄存器单元的结构示意图,参考图2-1和图2-2,该控制子模块21可以包括:第一晶体管Ml和第二晶体管M2。
[0088]该第一晶体管Ml的第一极与该第二电源信号端VGL连接,该第一晶体管Ml的第二极与该反相子模块22连接,该第一晶体管Ml的栅极与该第二节点B连接。
[0089]该第二晶体管M2的第一极与该第一电源信号端VGH连接,该第二晶体管M2的第二极与该反相子模块2 2连接,该第二晶体管M2的栅极与该第二节点B连接。
[0090]可选的,如图2-1和图2-2所示,该反相子模块22可以包括:第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6。
[0091]该第三晶体管M3的第一极与该第一电源信号端VGH连接,该第三晶体管M3的第二级与该第四晶体管M4的第一极连接,该第三晶体管M3的栅极与该输入信号端STV连接。
[0092]该第四晶体管M4的第一极分别与该第三晶体管M3的第二极和该第一晶体管Ml的第二极连接,该第四晶体管M4的第二极与该第二节点B连接,该第四晶体管M4的栅极与该输入信号端STV连接。
[OO93 ]该第五晶体管M5的第一极与该第二电源信号端VGL连接,该第五晶体管M5的第二级与该第六晶体管M6的第一极连接,该第五晶体管M5的栅极与该输入信号端STV连接。
[0094 ]该第六晶体管M6的第一极分别与该第五晶体管M5的第二极和该第二晶体管M2的第二极连接,该第六晶体管M6的第二级与该第二节点B连接,该第六晶体管M6的栅极与该输入信号端STV连接。
[0095]图2-3是相关技术中一种常规反相器的电路结构示意图,如图2-3所示,常规的反相器一般由一个P型晶体管Pl和一个N型晶体管P2组成。从图2-3可以看出,当输入信号端STV输入的信号为高电位时,N型晶体管P2开启,第二电源信号端VGL向输出端OUT输出第二电源信号,该第二电源信号为第二电位;当输入信号端STV输入的信号为低电位时,P型晶体管Pl开启,第一电源信号端VGH向输出端OUT输出第一电源信号,该第一电源信号为第一电位,该第一电位相对于第二电位为高电位,由此该反相器可以实现对输入信号电位的反转。
[0096]参考图2-1和2-2,在本发明实施例提供的第二反相模块中,当输入端STV输入的输入信号为第一电位时,第五晶体管M5和第六晶体管M6开启,该第二电源信号端VHL向第二节点B输出第二电源信号,该第二电源信号为第二电位,此时该第一晶体管Ml开启;当该输入信号由第一电位向第二电位变化时,第三晶体管M3和第四晶体管M4逐渐开启,第一电源信号端VGH逐渐向第二节点B输出第一电源信号,同时,由在该输入信号变化的过程中,该第三晶体管M3和第四晶体管M4还未完全开启时,第一晶体管Ml可以继续保持开启状态,并能够向该第四晶体管M4的第一极输出该第二电源信号,从而减缓了第二节点B电位的跳变,只有当该输入信号的电位足够低,使得第三晶体管M3和第四晶体管M4完全开启,且该第一晶体管Ml完全关断时,才能实现第二节点B的电位由低向高的跳变。同理,当该输入信号由第二电位向第一电位变化时,该第二晶体管M2也能够减缓该第二节点B电位的跳变,因此相比于图2-3所示的常规反相器,本发明实施例中的第二反相模块20具有较高的噪声容限。
[0097]图2-4是常规反相器以及本发明实施例提供的第二反相模块的输入输出电压特性曲线。其中,曲线211为常规反相器的输入输出电压特性曲线,虚线212为第二反相模块的输入电压由低到高变化时的输入输出电压特性曲线,点划线213为第二反相模块的输入电压由高到低变化时的输入输出电压特性曲线。从曲线211可以看出,当输入电压由低到高(SP由负值VGL向正值VGH)变化的过程中,输出电压由高向低变化,当输入电压由低到高(即由正值VGH向负值VGL)变化的过程中,输出电压由低向高变化,且该常规反相器的输入电压为-1V左右时,能够实现输出电压的高低切换;从虚线212可以看出,当输入电压由低到高变化的过程中,当输入电压为4V左右时,能够实现输出电压由高向低的跳变;从点划线213可以看出,当输入电压由高到低变化的过程中,当输入电压为-4V左右时,能够实现输出电压由低向高的跳变。
[0098]通过图2-3可知,当输入电压由低到高变化的过程中,相比于常规的反相器,本发明实施例提供的第二反相器模块需要更高的输入电压才能实现输出电压由高到低的切换;当输入电压由高到低变化的过程中,相比于常规的反相器,本发明实施例提供的第二反相器模块需要更低的输入电压才能完成输出电压由低到高的切换。因此,当该移位寄存器单元的输入信号中存在噪声时,由于本发明实施例提供的第二反相模块具有更高的噪声容限,不会将该噪声信号反转后输出,因此不会对移位寄存器单元输出的驱动信号的稳定性造成影响,提高了该移位寄存器单元的抗噪性能。
[0099]在一种可选的实现方式中,如图2-1所示,该控制子模块21还可以包括:第七晶体管M7和第八晶体管M8。
[0100]该第七晶体管M7的第一极与该第一电源信号端VGH连接,该第七晶体管M7的第二级与该第三晶体管M3的第一极连接,该第七晶体管M7的栅极与该第一节点A连接,该第三晶体管M3的第一极通过该第七晶体管M7与该第一电源信号端VGH连接。
[0101]该第八晶体管M8的第一极与该第二电源信号端VGL连接,该第八晶体管M8的第二级与该第五晶体管M5的第一极连接,该第八晶体管M8的栅极与该时钟信号端CLK连接,该第五晶体管M5的第一极通过该第八晶体管M8与该第二电源信号端VGL连接。
[0102]在另一种可选的实现方式中,参考图2-2,该控制子模块21模块还可以包括:第一传输门Cl。
[0103]该第一传输门Cl的第一控制端与该时钟信号端CLK连接,该第一传输门Cl的第二控制端与该第一节点A连接。
[0104 ]该第一传输门CI的输入端分别与该第四晶体管M4的第二极、该第一晶体管MI的栅极、该第六晶体管M6的第二极和该第二晶体管M2的栅极连接,该第一传输门Cl的输出端与该第二节点B连接,该第四晶体管M4的第二极、该第一晶体管Ml的栅极、该第六晶体管M6的第二极和该第二晶体管M2的栅极分别通过该第一传输门Cl与该第二节点B连接。
[0105]进一步的,本发明实施例提供的移位寄存器单元中的锁存模块可以有两种可选的结构。一方面,参考图2-1,该锁存模块30可以包括:三态门S和第一反相器Fl。
[0106]该三态门S的第一控制端与该第一节点A连接,该三态门S的第二控制端与该时钟信号端CLK连接,该三态门S的输入端与该输出信号端OUT连接,该三态门S的输出端与该第二节点B连接。
[0107]该第一反相器Fl的输入端与该第二节点B连接,该第一反相器Fl的输出端与该输出信号端OUT连接。
[0108]另一方面,参考图2-2,该锁存模块30还可以包括:第二反相器F2、第三反相器F3和第二传输门C2。
[0109]该第二反相器F2的输入端与该第二节点B连接,该第二反相器F2的输出端与该输出信号端OUT连接。
[0110]该第三反相器F3的输入端与该输出信号端OUT连接,该第三反相器F3的输出端与该第二传输门C2的输入端连接。
[0111]该第二传输门C2的第一控制端与该第一节点A连接,该第二传输门C2的第二控制端与该时钟信号端CLK连接,该第二传输门C2的输入端与该第三反相器F3的输出端连接,该第二传输门C2的输出端与该第二节点B连接。
[0112]可选的,参考图2-1和图2-2,该移位寄存器单元中的第一反相模块10可以包括:第四反相器F4。
[0113]该第四反相器F4的输入端与该时钟信号端CLK连接,该第四反相器F4的输出端与该第一节点A连接。
[0114]可选的,在本发明实施例中,该反相子模块22还可以包括:至少一个P型晶体管和至少一个N型晶体管。
[0115]该至少一个P型晶体管分别与该第一电源信号端VGH、该输入信号端STV、该控制子模块21和该第二节点B连接,用于在该输入信号和该控制子模块21的控制下,向该第二节点B输出来自该第一电源信号端VGH的第一电源信号;
[0116]该至少一个N型晶体管分别与该第二电源信号端VGL、该输入信号端STV、该控制子模块21和该第二节点B连接,用于在该输入信号和该控制子模块21的控制下,向该第二节点B输出来自该第二电源信号端VGL的第二电源信号。
[0117]需要说明的是,在本发明实施例中,该第一晶体管M1、该第三晶体管M3、该第四晶体管M4和该第七晶体管M7可以均为P型晶体管;该第二晶体管M2、该第五晶体管M5、该第六晶体管M6和该第八晶体管M8可以均为N型晶体管。
[0118]综上所述,本发明实施例提供了一种移位寄存器单元,该移位寄存器单元包括第一反相模块、第二反相模块和锁存模块,其中第二反相模块包括反相子模块和控制子模块,在输入信号的电位发生跳变的过程中,该控制子模块能够向该反相子模块输出第一电源信号或者第二电源信号,从而可以提高该反相子模块的噪声容限,避免输入信号存在噪声时,对移位寄存器单元输出的驱动信号造成影响,改善了该移位寄存器单元的抗噪性能。
[0119]图3-1是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图,该方法可以用于驱动如图1、图2-1或图2-2所示的移位寄存器单元,参考图1,该移位寄存器单元可以包括:第一反相模块10,第二反相模块20和锁存模块30,该第二反相模块20包括:控制子模块21和反相子模块22,参考图3-1,该方法可以包括:
[0120]步骤301、第一阶段:输入信号端STV输入的输入信号为第一电位,时钟信号端CLK输入的时钟信号为第二电位,该第一反相模块10控制该第一节点A的电位为第一电位,该第二反相模块20处于高阻状态。
[0121]步骤302、第二阶段:该输入信号保持第一电位,该时钟信号端CLK输入的时钟信号为第一电位,第二电源信号端VGL输入的第二电源信号为第二电位,该第一反相模块10控制该第一节点A的电位为第二电位,该第二反相模块20向该第二节点B输出该第二电源信号,该锁存模块30控制该输出信号端OUT的电位为第一电位。
[0122]步骤303、第三阶段:该输入信号端STV输入的输入信号为第二电位,该时钟信号端CLK输入的时钟信号为第二电位,该第一反相模块10控制该第一节点A的电位为第一电位,该第二反相模块20处于高阻状态,该锁存模块30控制该输出信号端OUT的电位保持第一电位。
[0123]步骤304、第四阶段,该输入信号保持第二电位,该时钟信号端CLK输入的时钟信号为第一电位,第一电源信号端VGH输入的第一电源信号为第一电位,该第一反相模块10控制该第一节点A的电位为第二电位,该第二反相模块20向该第二节点B输出该第一电源信号,该锁存模块30控制该输出信号端OUT的电位为第二电位。
[0124]其中,在该输入信号的电位由第二电位跳变至第一电位时,该控制子模块21向该反相子模块22输出该第一电源信号;在该输入信号的电位由第一电位跳变至第二电位时,该控制子模块21向该反相子模块22输出该第二电源信号。
[0125]综上所述,本发明实施例提供了一种移位寄存器单元的驱动方法,在输入信号的电位发生跳变的过程中,该控制子模块能够向该反相子模块输出第一电源信号或者第二电源信号,从而可以提高该反相子模块的噪声容限,避免输入信号存在噪声时,对移位寄存器单元输出的驱动信号造成影响,改善了该移位寄存器单元的抗噪性能。
[0126]可选的,参考图2-1和图2-2,该控制子模块21可以包括:第一晶体管Ml和第二晶体管M2,该反相子模块22包括:第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6。
[0127]该第二阶段中,输入信号端STV输入的输入信号保持第一电位,该第五晶体管M5和该第六晶体管M6开启,该第二电源信号端VGL向该第二节点B输出该第二电源信号。
[0128]该第四阶段中,该输入信号保持第二电位,该第三晶体管M3和该第四晶体管M4开启,该第一电源信号端VGH向该第二节点B输出该第一电源信号;
[0129]在该输入信号的电位由第二电位跳变至第一电位时,该第二晶体管M2开启,该第一电源信号端VGH向该第六晶体管M6的第一极输出该第一电源信号;在该输入信号的电位由第一电位跳变至第二电位时,该第一晶体管Ml开启,该第二电源信号端VGL向该第四晶体管M4的第一极输出该第二电源信号。
[0130]可选的,如图2-1所示,该控制子模块21,还包括:第七晶体管M7和第八晶体管M8,该锁存模块30可以包括:三态门S和第一反相器Fl,该第一反相模块10可以包括:第四反相器F4。
[0131]图3-2是本发明实施例提供的一种移位寄存器单元的驱动时序图,以图2-1所示的移位寄存器单元为例,详细介绍该移位寄存器单元的驱动过程。
[0132]如图3-2所示,该第一阶段Tl,输入信号为第一电位,第五晶体管M5和该第六晶体管M6开启,时钟信号为第二电位,在第四反相器F4的作用下,该第一节点A的电位为第一电位,该第七晶体管M7和该第八晶体管M8关断。由于第八晶体管M8关断,因此该第五晶体管M5和该第六晶体管M6无法向第二节点B输出该第二电源信号,因此该第一阶段Tl中,该第二反相模块20为高阻状态,此时输出端OUT的电位为第二电位。
[0133]第二阶段T2,输入信号为第一电位,第五晶体管M5和该第六晶体管M6开启,时钟信号为第一电位,在第四反相器F4的作用下,该第一节点A的电位为第二电位,该第七晶体管M7和该第八晶体管M8开启,该第二电源信号端VGL通过该第五晶体管M5和该第六晶体管M6向第二节点B输出该第二电源信号,该第二电源信号的电位为第二电位,在第一反相器Fl的作用下,该第二阶段T2中,输出端OUT的电位为第一电位。
[0134]第三阶段T3*,输入信号为第二电位,第三晶体管M3和该第四晶体管Μ4开启,但由于时钟信号为第二电位,第一节点A为第一电位,使得该第七晶体管Μ7关断,因此该第三晶体管M3和该第四晶体管Μ4也无法向第二节点B输出该第一电源信号,因此该第三阶段Τ3中,该第二反相模块20为高阻状态。但由于此时时钟信号为第二电位,第一节点A为第一电位,三态门S处于开启状态,在锁存模块30中的三态门S和第一反相器Fl的共同作用下,输出端OUT的电位保持第一电位。
[0135]第四阶段Τ4中,该输入信号为第二电位,第三晶体管M3和该第四晶体管Μ4开启,该时钟信号为第一电位,在第四反相器F4的作用下,该第一节点A的电位为第二电位,该第七晶体管Μ7和该第八晶体管Μ8开启,该第一电源信号端VGH通过第三晶体管M3向第二节点B输出第一电源信号,该第一电源信号为第一电位,在第一反相器Fl (此时三态门S关断)的作用下,该第四阶段Τ4中,输出端OUT的电位为第二电位。
[0136]可选的,如图2-2所示,该控制子模块21还包括:第一传输门Cl;该锁存模块30还可以包括:第二反相器F2、第三反相器F3和第二传输门C2。
[0137]该第一阶段Tl,该时钟信号为第二电位,该第一节点A的电位为第一电位,该第一传输门Cl关断,因此第一电源信号端VGH和第二电源信号端VGL无法向该第二节点B输出信号,故该第一阶段Tl中,该第二反相模块20为高阻状态。
[0138]该第二阶段Τ2中,该时钟信号为第一电位,该第一节点A的电位为第二电位,该第一传输门Cl开启,由于此时该输入信号为第一电位,第五晶体管Μ5和第六晶体管Μ6开启,该第二电源信号端VGL可以向该第二节点B输出该第二电源信号,在第二反相器F2(此时第二传输门C2关断)的作用下,该输出端OUT的电位为第一电位。
[0139]该第三阶段T3中,该时钟信号为第二电位,该第一节点A的电位为第一电位,该第一传输门Cl关断,因此第一电源信号端VGH和第二电源信号端VGL无法向该第二节点B输出信号,故第三阶段T3中,该第二反相模块20为高阻状态,但由于该第三阶段Τ3中,第二传输门C2为开启状态,在该锁存模块30中第二传输门C2、第二反相器F2和第三反相器F3的共同作用下,该输出端OUT保持第一电位。
[0140]该第四阶段Τ4中,该时钟信号为第一电位,该第一节点A的电位为第二电位,该第一传输门Cl开启,由于此时该输入信号为第二电位,第三晶体管M3和该第四晶体管Μ4开启,该第一电源信号端VGH可以向该第二节点B输出该第一电源信号,在第二反相器F2的作用下,该输出端OUT的电位为第二电位。
[0141]第四阶段Τ4结束后,在下一帧扫描开始之前,该移位寄存器单元可以一直重复第五阶段Τ5,从图3-2可以看出,在第五阶段Τ5中,输入信号端STV输入的信号以及输出信号端OUT输出的信号均为第二电位。
[0142]图3-3是常规反相器在输入噪声条件下的工作时序图。由于常规反相器(或者常规三态门)的输入噪声容限小,当时钟信号端CLK输入的时钟信号为高电位时,如果输入信号端STV输入的输入信号出现噪声,且该输入噪声超过噪声容限时,常规反相器就会将该输入噪声反相后输出,使得移位寄存器单元的输出端OUT输出的信号由低电位切换到高电位。如果此时时钟信号由高电位跳变为低电位,则由输入噪声误触发的输出端的高电位就会锁存在锁存器中,造成该移位寄存器单元的输出端OUT的高电位输出,进而启动移位寄存器(SP栅极驱动电路)的逐级移位输出,造成栅极驱动电路的工作错误。
[0143]图3-4为本发明实施例提供的移位寄存器单元在输入噪声条件下的工作时序图。由于第二反相模块的噪声容限较大,从图3-4可以看出,当时钟信号端CLK输入的时钟信号为第一电位,且输入信号端STV输入的输入信号中存在输入噪声时,可以通过调整该第二反相模块中各元件的参数,使得该第二反相模块保持合适的噪声容限,从而可以避免该第二反相模块的输出信号的电位发生切换,使得移位寄存器单元输出端OUT输出的信号不会被输入噪声错误触发,有效提高了移位寄存器单元的可靠性。
[0144]需要说明的是,在上述实施例中,均是以第一晶体管Μ1、第三晶体管M3、第四晶体管Μ4和第七晶体管117为?型晶体管;以第二晶体管M2、第五晶体管Μ5、第六晶体管Μ6和第八晶体管Μ8为N型晶体管,且第一电位为高电位,第二电位为低电位为例进行的说明。当然,第一晶体管Ml、第三晶体管M3、第四晶体管Μ4和第七晶体管Μ7也可以为N型晶体管,该第二晶体管M2、第五晶体管Μ5、第六晶体管Μ6和第八晶体管Μ8可以为P型晶体管,当该第一晶体管Μ1、第三晶体管M3、第四晶体管Μ4和第七晶体管Μ7也可以为N型晶体管,且该第二晶体管M2、第五晶体管Μ5、第六晶体管Μ6和第八晶体管Μ8可以为P型晶体管时,该第一电位为低电位,该第二电位为高电位,且该第一时钟信号端CLK和输入信号端STV的电位变化可以与图3-2所示的电位变化相反(即二者的相位差为180度)。
[0145]综上所述,本发明实施例提供了一种移位寄存器单元的驱动方法,在输入信号的电位发生跳变的过程中,该控制子模块能够向该反相子模块输出第一电源信号或者第二电源信号,从而可以提高该反相子模块的噪声容限,避免输入信号存在噪声时,对移位寄存器单元输出的驱动信号造成影响,改善了该移位寄存器单元的抗噪性能。
[0146]参考图4,本发明实施例还提供一种栅极驱动电路,该栅极驱动电路包括至少两个级联移位寄存器单元00,且每个移位寄存器单元的输出信号端与一个输出控制模块01连接,每个输出控制模块01输出的信号用于驱动一行像素单元。其中,每一级移位寄存器单元的输入信号端与上一级移位寄存器单元的输出信号端相连,例如,第η级移位寄存器单元的输入信号端与第η-1级移位寄存器单元的输出信号端OUT_n-l相连。其中,每个移位寄存器单元OO可以为如图1、图2-1或图2-3所示的移位寄存器单元,每个输出控制模块Ol可以包括一个与非门和一个反相器。
[0147]另外,本发明实施例还提供一种显示装置,该显示装置包括如图4所示的栅极驱动电路。该显示装置可以为:液晶面板、电子纸、有机发光二极管(英文:0rganic Light-Emitting D1de,简称:OLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0148]以上所述仅为本发明的较佳实施例,并不用以限制本发明,凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
【主权项】
1.一种移位寄存器单元,其特征在于,所述移位寄存器单元包括: 第一反相模块、第二反相模块和锁存模块; 所述第一反相模块分别与时钟信号端和第一节点连接,用于在来自所述时钟信号端的时钟信号的控制下,控制所述第一节点的电位; 所述第二反相模块分别与所述时钟信号端、所述第一节点、第一电源信号端、第二电源信号端、输入信号端和第二节点连接,用于在所述时钟信号、所述第一节点以及在来自所述输入信号端的输入信号的控制下,向所述第二节点输出来自所述第一电源信号端的第一电源信号或者来自所述第二电源信号端的第二电源信号; 所述锁存模块分别与所述第一节点、所述第二节点、所述时钟信号端和输出信号端连接,用于在所述第一节点、所述第二节点以及在所述时钟信号的控制下,控制所述输出信号端的电位; 其中,所述第二反相模块包括:控制子模块和反相子模块; 所述控制子模块分别与所述反相子模块、所述时钟信号端、所述第一电源信号端、所述第二电源信号端和所述第二节点连接,用于在第一节点、所述第二节点和所述时钟信号的控制下,向所述反相子模块输出所述第一电源信号或者所述第二电源信号; 所述反相子模块分别与所述控制子模块、所述第一电源信号端、所述第二电源信号端、所述输入信号端和所述第二节点连接,用于在所述输入信号和所述控制子模块的控制下,向所述第二节点输出所述第一电源信号或者所述第二电源信号。2.根据权利要求1所述的移位寄存器单元,其特征在于,所述控制子模块,包括:第一晶体管和第二晶体管, 所述第一晶体管的第一极与所述第二电源信号端连接,所述第一晶体管的第二极与所述反相子模块连接,所述第一晶体管的栅极与所述第二节点连接; 所述第二晶体管的第一极与所述第一电源信号端连接,所述第二晶体管的第二极与所述反相子模块连接,所述第二晶体管的栅极与所述第二节点连接。3.根据权利要求2所述的移位寄存器单元,其特征在于,所述反相子模块,包括:第三晶体管、第四晶体管、第五晶体管和第六晶体管; 所述第三晶体管的第一极与所述第一电源信号端连接,所述第三晶体管的第二级与所述第四晶体管的第一极连接,所述第三晶体管的栅极与所述输入信号端连接; 所述第四晶体管的第一极分别与所述第三晶体管的第二极和所述第一晶体管的第二极连接,所述第四晶体管的第二极与所述第二节点连接,所述第四晶体管的栅极与所述输入信号端连接; 所述第五晶体管的第一极与所述第二电源信号端连接,所述第五晶体管的第二级与所述第六晶体管的第一极连接,所述第五晶体管的栅极与所述输入信号端连接; 所述第六晶体管的第一极分别与所述第五晶体管的第二极和所述第二晶体管的第二极连接,所述第六晶体管的第二级与所述第二节点连接,所述第六晶体管的栅极与所述输入信号端连接。4.根据权利要求3所述的移位寄存器单元,其特征在于,所述控制子模块,还包括:第七晶体管和第八晶体管; 所述第七晶体管的第一极与所述第一电源信号端连接,所述第七晶体管的第二级与所述第三晶体管的第一极连接,所述第七晶体管的栅极与所述第一节点连接,所述第三晶体管的第一极通过所述第七晶体管与所述第一电源信号端连接; 所述第八晶体管的第一极与所述第二电源信号端连接,所述第八晶体管的第二级与所述第五晶体管的第一极连接,所述第八晶体管的栅极与所述时钟信号端连接,所述第五晶体管的第一极通过所述第八晶体管与所述第二电源信号端连接。5.根据权利要求3所述的移位寄存器单元,其特征在于,所述控制子模块模块,还包括:第一传输门; 所述第一传输门的第一控制端与所述时钟信号端连接,所述第一传输门的第二控制端与所述第一节点连接; 所述第一传输门的输入端分别与所述第四晶体管的第二极、所述第一晶体管的栅极、所述第六晶体管的第二极和所述第二晶体管的栅极连接,所述第一传输门的输出端与所述第二节点连接,所述第四晶体管的第二极、所述第一晶体管的栅极、所述第六晶体管的第二极和所述第二晶体管的栅极分别通过所述第一传输门与所述第二节点连接。6.根据权利要求1至5任一所述的移位寄存器单元,其特征在于,所述锁存模块,包括:三态门和第一反相器; 所述三态门的第一控制端与所述第一节点连接,所述三态门的第二控制端与所述时钟信号端连接,所述三态门的输入端与所述输出信号端连接,所述三态门的输出端与所述第二节点连接; 所述第一反相器的输入端与所述第二节点连接,所述第一反相器的输出端与所述输出信号端连接。7.根据权利要求1至5任一所述的移位寄存器单元,其特征在于,所述锁存模块,包括:第二反相器、第三反相器和第二传输门; 所述第二反相器的输入端与所述第二节点连接,所述第二反相器的输出端与所述输出信号端连接; 所述第三反相器的输入端与所述输出信号端连接,所述第三反相器的输出端与所述第二传输门的输入端连接; 所述第二传输门的第一控制端与所述第一节点连接,所述第二传输门的第二控制端与所述时钟信号端连接,所述第二传输门的输入端与所述第三反相器的输出端连接,所述第二传输门的输出端与所述第二节点连接。8.根据权利要求1至5任一所述的移位寄存器单元,其特征在于,所述第一反相模块,包括:第四反相器; 所述第四反相器的输入端与所述时钟信号端连接,所述第四反相器的输出端与所述第一节点连接。9.根据权利要求1所述的移位寄存器单元,其特征在于,所述反相子模块,包括:至少一个P型晶体管和至少一个N型晶体管, 所述至少一个P型晶体管分别与所述第一电源信号端、所述输入信号端、所述控制子模块和所述第二节点连接,用于在所述输入信号和所述控制子模块的控制下,向所述第二节点输出来自所述第一电源信号端的第一电源信号; 所述至少一个N型晶体管分别与所述第二电源信号端、所述输入信号端、所述控制子模块和所述第二节点连接,用于在所述输入信号和所述控制子模块的控制下,向所述第二节点输出来自所述第二电源信号端的第二电源信号。10.根据权利要求4所述的移位寄存器单元,其特征在于, 所述第一晶体管、所述第三晶体管、所述第四晶体管和所述第七晶体管均为P型晶体管; 所述第二晶体管、所述第五晶体管、所述第六晶体管和所述第八晶体管均为N型晶体管。11.一种移位寄存器单元的驱动方法,其特征在于,用于驱动权利要求1至10任一所述的移位寄存器单元,所述移位寄存器单元包括:第一反相模块,第二反相模块和锁存模块,所述第二反相模块包括:控制子模块和反相子模块,所述方法包括: 第一阶段:输入信号端输入的输入信号为第一电位,时钟信号端输入的时钟信号为第二电位,所述第一反相模块控制所述第一节点的电位为第一电位,所述第二反相模块处于尚阻状态; 第二阶段:所述输入信号保持第一电位,所述时钟信号端输入的时钟信号为第一电位,第二电源信号端输入的第二电源信号为第二电位,所述第一反相模块控制所述第一节点的电位为第二电位,所述第二反相模块向所述第二节点输出所述第二电源信号,所述锁存模块控制所述输出信号端的电位为第一电位; 第三阶段:所述输入信号端输入的输入信号为第二电位,所述时钟信号端输入的时钟信号为第二电位,所述第一反相模块控制所述第一节点的电位为第一电位,所述第二反相模块处于高阻状态,所述锁存模块控制所述输出信号端的电位保持第一电位; 第四阶段,所述输入信号保持第二电位,所述时钟信号端输入的时钟信号为第一电位,第一电源信号端输入的第一电源信号为第一电位,所述第一反相模块控制所述第一节点的电位为第二电位,所述第二反相模块向所述第二节点输出所述第一电源信号,所述锁存模块控制所述输出信号端的电位为第二电位; 其中,在所述输入信号的电位由第二电位跳变至第一电位时,所述控制子模块向所述反相子模块输出所述第一电源信号;在所述输入信号的电位由第一电位跳变至第二电位时,所述控制子模块向所述反相子模块输出所述第二电源信号。12.根据权利要求11所述的方法,其特征在于,所述控制子模块包括:第一晶体管和第二晶体管,所述反相子模块包括:第三晶体管、第四晶体管、第五晶体管和第六晶体管; 所述第二阶段中,所述输入信号保持第一电位,所述第五晶体管和所述第六晶体管开启,所述第二电源信号端向所述第二节点输出所述第二电源信号; 所述第四阶段中,所述输入信号保持第二电位,所述第三晶体管和所述第四晶体管开启,所述第一电源信号端向所述第二节点输出所述第一电源信号; 在所述输入信号的电位由第二电位跳变至第一电位时,所述第二晶体管开启,所述第一电源信号端向所述第六晶体管的第一极输出所述第一电源信号;在所述输入信号的电位由第一电位跳变至第二电位时,所述第一晶体管开启,所述第二电源信号端向所述第四晶体管的第一极输出所述第二电源信号。13.根据权利要求12所述的方法,其特征在于,所述控制子模块,还包括:第七晶体管和第八晶体管; 所述第一阶段和所述第三阶段中,所述时钟信号为第二电位,所述第一节点的电位为第一电位,所述第七晶体管和所述第八晶体管关断; 所述第二阶段和所述第四阶段中,所述时钟信号为第一电位,所述第一节点的电位为第二电位,所述第七晶体管和所述第八晶体管开启,所述第一电源信号端向所述第三晶体管的第一极输出所述第一电源信号,所述第二电源信号端向所述第五晶体管的第一极输出所述第二电源信号。14.根据权利要求12所述的方法,其特征在于,所述控制子模块还包括:第一传输门; 所述第一阶段和所述第三阶段中,所述时钟信号为第二电位,所述第一节点的电位为第一电位,所述第一传输门关断; 所述第二阶段中,所述时钟信号为第一电位,所述第一节点的电位为第二电位,所述第一传输门开启,所述第二电源信号端向所述第二节点输出所述第二电源信号; 所述第四阶段中,所述时钟信号为第一电位,所述第一节点的电位为第二电位,所述第一传输门开启,所述第一电源信号端向所述第二节点输出所述第一电源信号。15.根据权利要求12所述的方法,其特征在于, 所述第一晶体管、所述第三晶体管和所述第四晶体管均为P型晶体管; 所述第二晶体管、所述第五晶体管和所述第六晶体管均为N型晶体管; 所述第一电位相对于所述第二电位为高电位。16.—种栅极驱动电路,其特征在于,所述栅极驱动电路包括:至少两个级联的如权利要求I至10任一所述的移位寄存器单元。17.—种显示装置,其特征在于,所述显示装置包括:权利要求16所述的栅极驱动电路。
【文档编号】G09G3/34GK106023901SQ201610630258
【公开日】2016年10月12日
【申请日】2016年8月3日
【发明人】谭文, 陈佳
【申请人】京东方科技集团股份有限公司, 成都京东方光电科技有限公司
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