偏移调整装置的制造方法

偏移调整装置的制造方法
【专利摘要】本发明涉及偏移调整装置。基于选择以分别不同的延迟量延迟了叠加有时钟信号的数据信号后的第一~第N延迟数据信号之中的一个延迟数据信号的选择数据，生成每一个在示出选择的情况下具有第一逻辑电平而在示出非选择的情况下具有第二逻辑电平的第一~第N选择信号。在此，个别地导入第一~第N选择信号，生成在导入的选择信号从第一逻辑电平转变为第二逻辑电平时以比从第二逻辑电平转变为第一逻辑电平时大的延迟量个别地延迟了第一~第N选择信号后的第一~第N延迟选择信号。然后，从前述第一~第N延迟数据信号之中选择在第一~第N延迟选择信号之中具有第一逻辑电平的延迟选择信号所对应的延迟数据信号并输出。
【专利说明】
偏移调整装置
技术领域
[0001]本发明涉及对时钟同步电路中的时钟信号的偏移进行调整的偏移调整装置。
【背景技术】
[0002]作为对时钟偏移进行调整的偏移调整电路，提出了通过选择器从以分别不同的延迟量延迟了输入时钟信号后的延迟时钟信号之中选择I个延迟时钟信号并将其向触发电路的时钟端子供给的结构(例如，参照专利文献I)。在该偏移调整电路中，针对数据信号，预先测定能够得到规定的准备时间(setup time)和保持时间(hold time)的延迟量，通过选择器选择与该延迟量对应的延迟时钟信号，由此，调整偏移。
[0003]现有技术文献专利文献
专利文献1:日本特开2001-274333号公报。
[0004]发明要解决的课题
但是，在上述的偏移调整电路中，在选择器内部设置有解码器，因此，存在在延迟时钟信号的切换时全部延迟时钟信号瞬间地变为非选择状态的情况，存在瞬时地发生信号缺少的可能性。
[0005]因此，在利用PLL(phaselocked loop，锁相环路)电路或DLL(Delay_LockedLoop，延迟锁相环)电路生成与从该偏移调整电路输出的延迟时钟信号相位同步的内部时钟信号的情况下，在其切换时，在PLL电路或DLL电路中发生失步。因此，产生遍及PLL电路或DLL电路恢复为同步状态的期间生成异常的内部时钟信号这样的问题。

【发明内容】

[0006]本申请发明的目的在于提供一种能够在通常工作中在不使信号缺少发生的情况下进行时钟偏移调整的偏移调整装置。
[0007]用于解决课题的方案
本发明的偏移调整装置是，一种偏移调整装置，基于叠加有时钟信号的数据信号来调整所述时钟信号的偏移，具有:偏移调整延迟部，生成以分别不同的延迟量延迟了所述数据信号后的第一?第N延迟数据信号，其中，N为2以上的整数;解码器，基于选择所述第一?第N延迟数据信号之中的一个延迟数据信号的选择数据，生成每一个在示出选择的情况下具有第一逻辑电平而在示出非选择的情况下具有第二逻辑电平且与所述第一?第N延迟数据信号分别对应的每一个为I位的第一?第N选择信号;第一?第N转变延迟部，个别地导入所述第一?第N选择信号来生成延迟后的第一?第N延迟选择信号；以及数据选择部，从所述第一?第N延迟数据信号之中选择在所述第一?第N延迟选择信号之中具有所述第一逻辑电平的延迟选择信号所对应的延迟数据信号，输出选择的所述延迟数据信号，所述第一?第N转变延迟部的每一个在所述选择信号根据所述选择数据从所述第一逻辑电平转变为所述第二逻辑电平时，以比从所述第二逻辑电平转变为所述第一逻辑电平时大的延迟量延迟所述第一?第N选择信号。
[0008]发明效果
在本发明中，基于选择以分别不同的延迟量延迟了叠加有时钟信号的数据信号后的第一?第N延迟数据信号之中的一个延迟数据信号的选择数据，生成每一个在示出“选择”的情况下具有第一逻辑电平而在示出“非选择”的情况下具有第二逻辑电平的第一~第^^选择信号。在此，个别地导入第一?第N选择信号，生成在导入的选择信号从第一逻辑电平转变为第二逻辑电平时以比从第二逻辑电平转变为第一逻辑电平时大的延迟量个别地延迟了第一?第N选择信号后的第一?第N延迟选择信号。然后，数据选择部从第一?第N延迟数据信号之中选择在第一?第N延迟选择信号之中具有第一逻辑电平的延迟选择信号所对应的延迟数据信号并输出。
[0009]根据这样的结构，即使在选择数据的内容进行切换的切换时间点的稍后第一?第N选择信号的全部瞬间地变为示出“非选择”的第二逻辑电平，也使第一?第N延迟选择信号之中的至少一个延迟选择信号维持为示出“选择”的第一逻辑电平的状态。
[0010]因此，避免在伴随着时钟偏移调整的选择数据的内容的切换时第一?第N延迟选择信号的全部瞬间地变为示出“非选择”的第二逻辑电平的状态，因此，防止与该状态伴随地发生的输出信号的缺少。
【附图说明】
[0011]图1是示出包含本发明的偏移调整装置的显示装置的概略结构的框图。
[0012]图2是示出数据驱动器13的内部结构的框图。
[0013]图3是示出偏移校正部130的内部结构的框图。
[0014]图4是示出偏移调整电路31和32各自的内部结构的电路图。
[0015]图5是示出解码器320的内部结构的一个例子的电路图。
[0016]图6是示出解码器320的真值表的图。
[0017]图7是示出转变延迟电路321?324各自的内部结构的电路图。
[0018]图8是表示转变延迟电路321?324各自的内部工作的时间图。
[0019]图9是表示延迟像素数据信号SCO?SC3各自的延迟方式的时间图。
[0020]图10是示出图4所示的偏移调整电路31的内部工作的一个例子的时间图。
[0021]图11是示出图4所示的偏移调整电路31和32的变形例的电路图。
[0022 ]图12是表示脉冲生成电路420的工作的时间图。
[0023]图13是示出图11所示的偏移调整电路31的内部工作的一个例子的时间图。
【具体实施方式】
[0024]图1是示出包含本发明的偏移调整装置的显示装置的概略结构的框图。如图1所示，这样的显示装置由驱动控制部11、扫描驱动器12、数据驱动器13、以及由液晶面板等构成的显示设备20构成。
[0025]在显示设备20中，形成有每一个在二维画面的水平方向上伸展的m个(m为2以上的自然数)水平扫描线Si~Sm以及每一个在二维画面的垂直方向上伸展的η个(η为2以上的自然数)数据线D^Dn。进而，在水平扫描线和数据线的各交叉部的区域形成有担负像素的显示单J L ο
[0026]驱动控制部11基于输入视频信号按照各像素的每一个生成以例如8位表示该像素的亮度电平的像素数据ro的序列。驱动控制部Ii生成将示出时钟信号的基准定时的基准定时信号叠加于该像素数据PD的序列后的像素数据信号VPD，并将其向数据驱动器13供给。即，驱动控制部11将叠加有时钟信号的像素数据信号VPD向数据驱动器13供给。进而，驱动控制部11根据输入视频信号生成示出针对显示设备20的水平扫描定时的水平扫描信号HS，并将其向扫描驱动器12供给。
[0027]扫描驱动器12与水平扫描信号HS同步地生成具有规定的峰值电压的水平扫描脉冲，并将其依次、择一地施加到显示设备20的扫描线SpSm每一个。
[0028]图2是示出数据驱动器13的内部结构的框图。数据驱动器13被形成在作为半导体装置的半导体芯片。数据驱动器13包含偏移校正部130、时钟生成部131、数据导入部133、灰度电压变换部134、以及输出缓冲器135。
[0029]偏移校正部130将对像素数据信号VPD施行时钟偏移校正处理而得到的像素数据信号作为像素数据信号DAT向数据导入部133供给。进而，偏移校正部130将对像素数据信号vro施行时钟偏移校正处理而得到的像素数据信号作为时钟生成用像素数据信号RC向时钟生成部131供给。再有，对偏移校正部130中的时钟偏移校正处理在后面进行叙述。
[0030]时钟生成部131例如由PLL电路或DLL电路构成，生成与被包含在时钟生成用像素数据信号RC中的基准定时信号相位同步的规定频率的内部时钟信号CLK，并将其向偏移校正部130和数据导入部133供给。
[0031]数据导入部133从像素数据信号DAT中在与内部时钟信号CLK同步的定时依次导入与各像素对应的像素数据H)。数据导入部133每当I个水平扫描线的量(η个)的导入结束时，将η个像素数据F1D作为像素数据Pi?Pn向灰度电压变换部134供给。
[0032]灰度电压变换部134将像素数据PpPr/变换为具有与各个亮度电平对应的电压值的像素驱动电压￥1~￥?并向输出缓冲器135供给。
[0033]输出缓冲器135将按期望对像素驱动电压VpVn的每一个进行放大后的电压作为像素驱动电压GpGn，并将每一个施加到显示设备20的数据线DpDnt3
[0034]在以下，对偏移校正部130的结构和工作进行说明。
[0035]图3是示出偏移校正部130的内部结构的框图。如图3所示，偏移校正部130包含偏移检测电路30、偏移调整电路31和32。
[0036]偏移检测电路30检测上述的内部时钟信号CLK的上升或下降沿部与像素数据信号DAT中的上升或下降沿部的相位差来作为与时钟偏移对应的值。偏移检测电路30生成分别用例如2位的量的位BI和Β2以4等级表示与该相位差对应的延迟量的延迟选择数据DSI，并将其向偏移调整电路31供给。进而，偏移检测电路30向偏移调整电路32供给用例如2位的量的位BI和Β2以4等级表示与将该相位差的极性反相后的相位对应的延迟量的延迟选择数据DS2。
[0037]偏移调整电路31将使像素数据信号VPD延迟了由延迟选择数据DSl指定的延迟量后的信号作为施行了时钟偏移调整的时钟生成用像素数据信号RC向上述时钟生成部131供给。偏移调整电路32将使像素数据信号VH)延迟了由延迟选择数据DS2指定的延迟量的信号作为施行了时钟偏移调整的像素数据信号DAT向上述数据导入部133供给。
[0038]偏移调整电路31和32都具有相同的内部结构。
[0039]图4是示出偏移调整电路31和32各自的内部结构的一个例子的电路图。在图4中，寄存器319导入延迟选择数据DSl (DS2)以保持其并将该延迟选择数据DSl (DS2)的位BI和B2向解码器320供给。
[0040]解码器320基于位BI和B2来生成4位的选择信号d0~d3。
[0041 ]图5是示出解码器320的内部结构的一个例子的电路图。如图5所示，解码器320具有反相器Vl和V2、与门ANO?AN3。反相器Vl向与门ANO和ANl的每一个供给使位BI的逻辑电平反相后的反相位BBl。反相器V2向与门ANO和AN2的每一个供给使位B2的逻辑电平反相后的反相位BB2。
[0042]根据这样的结构，解码器320按照图6所示的真值表生成与位BI和B2对应的分别I位的选择信号d0~d3。
[0043]S卩，解码器320在位BI和B2都表示逻辑电平O的情况下得到只有选择信号d0?d3之中的do为表示“选择”的逻辑电平I而其他的选择信号dl~d3全都为表示“非选择”的逻辑电平O的选择信号d0~d3。此外，解码器320在位BI为逻辑电平O且位B2表示逻辑电平I的情况下得到只有选择信号d0?d3之中的dl为表示“选择”的逻辑电平I而其他的选择信号d0、d2和d3全都为表示“非选择”的逻辑电平O的选择信号d0~d3。此外，解码器320在位BI为逻辑电平I且位B2表示逻辑电平O的情况下得到只有选择信号d0?d3之中的d2为表示“选择”的逻辑电平I而其他的选择信号d0、dl和d3全都为表示“非选择”的逻辑电平O的选择信号d0~d3。此夕卜，解码器320在位BI和B2都表示逻辑电平I的情况下得到只有选择信号d0?d3之中的d3为表示“选择”的逻辑电平I而其他的选择信号d0~d2全都为表示“非选择”的逻辑电平O的选择信号d0~d3。
[0044]解码器320将选择信号d0向转变延迟电路321供给，并且，将选择信号dl向转变延迟电路322供给。进而，解码器320将选择信号d2向转变延迟电路323供给，并且，将选择信号d3向转变延迟电路324供给。再有，以后，也将转变延迟电路321?324称为TRD321?324。
[0045]TRD321?324分别个别地导入选择信号d0~d3，生成延迟后的延迟选择信号S0~S3。
[0046]TRD321?324具有相同的内部结构。
[0047]图7是表示TRD321?324各自的内部结构的电路图。再有，在以下，以TRD321为例子对其内部结构进行说明。延迟元件DDl向反相器IVX供给如图8所示那样使选择信号d0延迟了规定的延迟时间TD后的信号dQ。再有，延迟元件DDl也可以使用由电容器和电阻构成的积分电路来实现，或者，也可以为将偶数个多个反相器元件串联地多级连接的电路。此时，考虑该积分电路或反相器元件自身的延迟以及布线延迟来设定延迟时间TD。
[0048]反相器IVX向RS触发电路RSl的R端子供给使信号dQ的逻辑电平反相后的反相延迟选择信号dQI ο向RS触发电路RSI的S端子供给选择信号d0。
[0049]如图7所示，RS触发电路RSl具有或非门(NOR gate)NRl和NR2、反相器IVY。或非门NRl的第一输入端子相当于RS触发电路RSl的S端子，或非门NR2的第一输入端子相当于RS触发电路RSl的R端子。或非门NRl的输出端子连接于反相器IVY和或非门NR2的第二输入端子。或非门NR2的输出端子连接于或非门NRl的第二输入端子。或非门NRl将示出经由S端子供给的选择信号d0与从或非门NR2输出的信号a的或非结果的信号b向反相器IVY和或非门NR2的第二输入端子供给。或非门NR2将示出经由R端子供给的反相延迟选择信号dQI与从或非门NRl输出的信号b的或非结果的信号a向或非门NRl的第二输入端子供给。反相器IVY输出使从或非门NRl输出的信号b的逻辑电平反相后的信号来作为上述的延迟选择信号SO。
[0050]根据这样的结构，TRD321生成延迟选择信号S0，所述延迟选择信号SO如图8所示那样在选择信号do的上升沿的时间点tl从示出“非选择”的逻辑电平O的状态转变为示出“选择”的逻辑电平I的状态而在从选择信号do的下降沿的时间点t2起经由延迟时间TD的时间点t3从逻辑电平I的状态转变为逻辑电平O的状态。
[0051]TRD321以图8所示的方式导入并保持选择信号d0，将所保持的选择信号d0做成延迟选择信号SO向与门313供给。TRD322?324的每一个也以与TRD321同样的方式分别个别地导入并保持选择信号d2~d4，将所保持的选择信号d2~d4分别做成延迟选择信号S2~S4向与门314?316供给。
[0052]总之，TRD321?324的每一个在所导入的选择信号(d0?d3)从表示“选择”的逻辑电平I转变为表示“非选择”的逻辑电平O时，以比从逻辑电平O转变为逻辑电平I时大的延迟量延迟选择信号(do?d3)。
[0053]解复用器311在被供给使偏移调整处理无效化的逻辑电平O的使能信号EN的情况下将像素数据信号Vro作为像素数据信号VPO向或门312提供。由此，与门313?316、以及在以下说明的延迟电路325?327为非工作状态，因此，减少功耗量。
[0054]另一方面，在被供给使偏移调整处理有效化的逻辑电平I的使能信号EN的情况下，解复用器311将像素数据信号VPD作为像素数据信号VPl向与门313?316的每一个供给。再有，从设置在数据驱动器13内的控制器(未图示)或上述的驱动控制部11供给使能信号EN。
[0055]与门313仅在延迟选择信号SO为逻辑电平I的情况下将像素数据信号VPl作为延迟量O的延迟像素数据信号SCO向或门312供给。
[0056]与门314仅在延迟选择信号SI为逻辑电平I的情况下将像素数据信号VPl向延迟电路325供给。延迟电路325将使经由与门314供给的像素数据信号VPl如图9所示那样延迟了规定的延迟时间Tl后的信号作为延迟像素数据信号SCl向或门312供给。
[0057]与门315仅在延迟选择信号S2为逻辑电平I的情况下将像素数据信号VPl向延迟电路326供给。延迟电路326将使经由与门315供给的像素数据信号VPl如图9所示那样延迟了比上述的延迟时间Tl长的延迟时间T2后的信号作为延迟像素数据信号SC2向或门312供给。
[0058]与门316仅在延迟选择信号S3为逻辑电平I的情况下将像素数据信号VPl向延迟电路327供给。延迟电路327将使经由与门316供给的像素数据信号VPl如图9所示那样延迟了比上述的延迟时间T2长的延迟时间T3后的信号作为延迟像素数据信号SC3向或门312供给。
[0059]如上述那样，包含延迟电路325?327的偏移调整延迟部向或门312供给以分别不同的延迟量(O、T1~T3)延迟了像素数据信号VPl后的延迟像素数据信号SCO?SC3。
[0060]在此，延迟电路325?327的每一个例如也可以为将多个反相器元件串联地多级连接的电路。此时，延迟电路327中的反相器元件的串联连接级数比延迟电路326中的反相器元件的串联连接级数大。进而，延迟电路326中的反相器元件的串联连接级数比延迟电路325中的反相器元件的串联连接级数大。再有，在延迟电路325?327的每一个中，利用与门314?316的每一个与或门312之间的布线负载能力，由此，调整为延迟电路325?327各自中的延迟时间与图9所示的延迟时间Τ1~Τ3相等。例如，在延迟电路325?327的每一个中，在使延迟时间增加的情况下，使连接各反相器元件的布线长度变长。
[0061]或门312将上述的像素数据信号VPO和延迟像素数据信号SCO?SC3的或结果作为施行了时钟偏移调整的信号输出。即，设置在图3所示的偏移调整电路31中的或门312将像素数据信号VP0、延迟像素数据信号SC0、SC1、SC2或SC3作为施行了时钟偏移调整的时钟生成用像素数据信号RC输出。此外，设置在图3所示的偏移调整电路32中的或门312将像素数据信号VP0、延迟像素数据信号SC0、SC1、SC2或SC3作为施行了时钟偏移调整的像素数据信号DAT输出。
[0062]像这样，包含与门313?316以及或门312的数据选择部从延迟像素数据信号SCO?SC3之中选择在延迟选择信号S0~S3之中具有逻辑电平I的延迟选择信号所对应的延迟像素数据信号。然后，将该选择的延迟像素数据信号作为施行了时钟偏移调整的信号(RC、DAT)输出。
[0063]在以下，按照图1O的时间图对图4所示的偏移调整电路31的内部工作的一个例子进行说明。
[0064]首先，当被供给使偏移调整处理有效化的逻辑电平I的使能信号EN时，解复用器311将像素数据信号VH)作为像素数据信号VPl向与门313?316的每一个供给。此时，在从图3所示的偏移检测电路30供给的延迟选择数据DSl的位BI和B2如图10所示那样为
B1:0
B2:l
的期间，解码器320按照图6的真值表，生成成为 d0:0 dl:l d2:0 d3:0
的选择信号d0~d3。
[0065]这些选择信号d0?d3被导入到TRD321?324的每一个中，并做成图10所示的延迟选择信号S0~S3分别被供给到与门313?316。
[0066]因此，利用上述的延迟选择信号S0~S3，在具有图9所示那样的延迟方式的延迟像素数据信号SCO?SC3之中，只有SCl为有效。因此，此时，或门312将延迟像素数据信号SCl作为时钟生成用像素数据信号RC输出。
[0067]接着，当延迟选择数据DSl的位BI和B2如图10所示那样切换为 B1:1
B2:0
时，解码器320按照图6的真值表，生成成为 d0:0 dl:0 d2:l d3:0
的选择信号d0~d3。
[0068]这些选择信号d0?d3被导入到TRD321?324的每一个中，并做成图10所示的延迟选择信号S0~S3分别被供给到与门313?316。
[0069]在此，当如上述那样位BI和B2从[0、I]的状态切换为[1、0]的状态时，只有选择信号d0?d3之中的dl和d2如以下那样发生变化。也就是说，如图10所示那样，选择信号dl从逻辑电平I转变为逻辑电平0，选择信号d2从逻辑电平O转变为逻辑电平I。
[0070]此时，在保持选择信号d2的TRD323中，逻辑电平I的选择信号d2被供给到图7所示的RS触发电路RSI的S端子。与被供给到该S端子的逻辑电平I的选择信号d2对应地，RS触发电路RSl输出如图10所示那样从逻辑电平O转变为逻辑电平I的延迟选择信号S2。
[0071]另一方面，在保持选择信号dl的TRD322中，向RS触发电路RSl的R端子供给使逻辑电平O的选择信号dl经由图7所示的延迟元件DDl和反相器IVX逻辑反相后的逻辑电平I的反相延迟选择信号dQI。此时，延迟元件DDl向反相器IVX供给如图10所示那样从延迟选择数据DSI的内容即位BI和B2从[O、I ]的状态切换为[1、O ]的状态的切换时间点k I起延迟了延迟时间TD后的信号dQ。因此，RS触发电路RSl如图10所示那样在从上述的切换时间点tl起经过延迟时间TD的时间点使延迟选择信号SI从逻辑电平I转变为逻辑电平O。
[0072 ]由此，从上述的切换时间点k I起遍及延迟时间TD的期间将逻辑电平I的延迟选择信号SI向与门314供给。因此，S卩使在切换时间Akl的稍后选择信号d0~d3的全部瞬时地变为逻辑电平0，也遍及延迟时间TD的期间将逻辑电平I的选择信号dl继续供给到与门314。因此，避免在上述的切换时间点kl的稍后向与门313?316的全部供给逻辑电平O的选择信号(S0?S3)的状态，因此，防止起因于这样的状态而发生的时钟生成用像素数据信号RC的信号缺少。
[0073]然后，根据从上述的切换时间点kl起经过延迟时间TD后的延迟选择信号S0~S3，在延迟像素数据信号SCO?SC3之中只有SC2为有效，因此，此时，或门312将延迟像素数据信号SC2作为时钟生成用像素数据信号RC输出。
[0074]接着，当延迟选择数据DSl的位BI和B2如图10所示那样切换为 B1:1
B2:l
时，解码器320按照图6的真值表，生成成为 d0:0 dl:0 d2:0 d3:l
的选择信号d0~d3。
[0075]这些选择信号d0?d3被导入到TRD321?324的每一个中，并做成图10所示的延迟选择信号S0~S3分别被供给到与门313?316。
[0076]在此，当如上述那样位BI和B2从[1、0]的状态切换为[1、I]的状态时，只有选择信号d0?d3之中的d2和d3如以下那样发生变化。也就是说，如图10所示那样，选择信号d2从逻辑电平I转变为逻辑电平0，选择信号d3从逻辑电平O转变为逻辑电平I。
[0077]此时，在保持选择信号d3的TRD324中，逻辑电平I的选择信号d3被供给到图7所示的RS触发电路RSI的S端子。与被供给到该S端子的逻辑电平I的选择信号d3对应地，RS触发电路RSl输出如图10所示那样从逻辑电平O转变为逻辑电平I的延迟选择信号S3。
[0078]另一方面，在保持选择信号d2的TRD323中，向RS触发电路RSl的R端子供给使逻辑电平O的选择信号d2经由图7所示的延迟元件DDl和反相器IVX逻辑反相后的逻辑电平I的反相延迟选择信号dQI。此时，延迟元件DDl向反相器IVX供给如图10所示那样从延迟选择数据DSI的内容即位BI和B2从[1、O ]的状态切换为[1、I ]的状态的切换时间点k2起延迟了延迟时间TD后的信号dQ。因此，RS触发电路RSl如图10所示那样在从上述的切换时间点t2起经过延迟时间TD的时间点使延迟选择信号S2从逻辑电平I转变为逻辑电平O。
[0079 ]由此，从上述的切换时间点k2起遍及延迟时间TD的期间将逻辑电平I的延迟选择信号S2向与门315供给。因此，S卩使在切换时间点k2的稍后选择信号d0~d3的全部瞬时地变为逻辑电平0，也遍及延迟时间TD的期间将逻辑电平I的选择信号d2继续供给到与门315。因此，避免在上述的切换时间点k2的稍后向与门313?316的全部供给逻辑电平O的选择信号(S0?S3)的状态，因此，防止起因于这样的状态而发生的时钟生成用像素数据信号RC的信号缺少。
[0080]然后，根据从上述的切换时间点k2起经过延迟时间TD后的延迟选择信号S0~S3，在延迟像素数据信号SCO?SC3之中只有SC3为有效，因此，此时，或门312将延迟像素数据信号SC3作为时钟生成用像素数据信号RC输出。
[0081]接着，当延迟选择数据DSl的位BI和B2如图10所示那样切换为 B1:0
B2:0
时，解码器320按照图6的真值表，生成成为
d0: I
dl:0
d2:0
d3:0
的选择信号d0~d3。
[0082]这些选择信号d0?d3被导入到TRD321?324的每一个中，并做成图10所示的延迟选择信号S0~S3分别被供给到与门313?316。
[0083]在此，当如上述那样位BI和B2从[1、I]的状态切换为[0、0]的状态时，只有选择信号d0?d3之中的d0和d3如以下那样发生变化。也就是说，如图10所示那样，选择信号d0从逻辑电平O转变为逻辑电平I，选择信号d3从逻辑电平I转变为逻辑电平O。
[0084]此时，在保持选择信号d0的TRD321中，逻辑电平I的选择信号d0被供给到图7所示的RS触发电路RSI的S端子。与被供给到该S端子的逻辑电平I的选择信号d0对应地，RS触发电路RSl输出如图10所示那样从逻辑电平O转变为逻辑电平I的延迟选择信号S0。
[0085]另一方面，在保持选择信号d3的TRD324中，向RS触发电路RSl的R端子供给使逻辑电平O的选择信号d3经由图7所示的延迟元件DDl和反相器IVX逻辑反相后的逻辑电平I的反相延迟选择信号dQI。此时，延迟元件DDl向反相器IVX供给如图10所示那样从延迟选择数据DSI的内容即位BI和B2从[1、I ]的状态切换为[O、O ]的状态的切换时间点k3起延迟了延迟时间TD后的信号dQ。因此，RS触发电路RSl如图10所示那样在从上述的切换时间点t3起经过延迟时间TD的时间点使延迟选择信号S3从逻辑电平I转变为逻辑电平O。
[0086]由此，从上述的切换时间点k3起遍及延迟时间TD的期间将逻辑电平I的延迟选择信号S3向与门316供给。因此，S卩使在切换时间点k3的稍后选择信号d0~d3的全部瞬时地变为逻辑电平O，也遍及延迟时间TD的期间将逻辑电平I的选择信号d3继续供给到与门316。因此，避免在上述的切换时间点k3的稍后向与门313?316的全部供给逻辑电平O的选择信号(SO?S3)的状态，因此，防止起因于这样的状态而发生的时钟生成用像素数据信号RC的信号缺少。
[0087]然后，根据从上述的切换时间点k3起经过延迟时间TD后的延迟选择信号S0~S3，在延迟像素数据信号SCO?SC3之中只有SCO为有效，因此，此时，或门312将延迟像素数据信号SCO作为时钟生成用像素数据信号RC输出。
[0088]根据上述的偏移调整电路31，能够避免在将延迟像素数据信号SCO?SC3之中的一个选择为时钟生成用像素数据信号时的选择切换处理时发生的信号缺少。因此，在利用PLL电路等生成与上述的时钟生成用像素数据信号相位同步的内部时钟信号的情况下，能够不在该PLL电路中发生失步，进行包含上述的选择切换处理的时钟偏移调整。
[0089]因此，根据偏移调整电路31，能够在通常工作中在不使时钟信号发生异常的情况下进行时钟偏移调整。
[0090]图11是示出图4所示的偏移调整电路31和32的变形例的电路图。再有，在图11所示的结构中，除了采用寄存器319a来代替寄存器319并且作为转变延迟电路而采用脉冲生成电路420和或门412?424来代替具有图7所示的内部结构的TRD321?324的方面之外，其他的结构与图4所示的电路相同。
[0091]在图11中，寄存器319a导入从偏移检测电路30供给的延迟选择数据DSUDS2)以保持其并将该延迟选择数据DSUDS2)的位BI和B2向解码器320供给。
[0092]进而，寄存器319a每当进行延迟选择数据DSUDS2)的导入时，将表示该导入的定时的图12所示那样的导入定时信号LT向脉冲生成电路420供给。
[0093]脉冲生成电路420如图12所示那样与导入定时信号LT的上升沿部同步地生成在与上述的延迟时间TD相等的期间的期间为逻辑电平I的状态的脉冲信号CP。
[0094]或门421求取选择信号d0的逻辑电平与脉冲信号CP的逻辑电平的或，将该或的结果作为延迟选择信号SO向与门313供给。或门422求取选择信号dl的逻辑电平与脉冲信号CP的逻辑电平的或，将该或的结果作为延迟选择信号SI向与门314供给。或门423求取选择信号d2的逻辑电平与脉冲信号CP的逻辑电平的或，将该或的结果作为延迟选择信号S2向与门315供给。或门424求取选择信号d3的逻辑电平与脉冲信号CP的逻辑电平的或，将该或的结果作为延迟选择信号S3向与门316供给。
[0095]再有，在半导体芯片内形成脉冲生成电路420和或门421?424时，为了使从脉冲生成电路420送出的脉冲信号CP到达各或门421?424的时间相等，优先使连接脉冲生成电路420与或门421?424的每一个的各布线的长度相等。
[0096I 根据上述的脉冲生成电路420和或门421?424，如图13所示，遍及从延迟选择数据DSI的内容(B1、B2 )进行切换的切换时间点k 1、k2和k3的每一个起经过规定的延迟时间TD的期间，延迟选择信号S0~S3的每一个强制性地全部变为逻辑电平I。
[0097]因此，即使在各切换时间点(kl?k3)的稍后选择信号d0?d3的全部瞬时地变为逻辑电平0，也遍及延迟时间TD的期间强制性地向与门313?316的每一个供给逻辑电平I的选择信号d0~d3。由此，避免在切换时间点的稍后瞬间地向与门313-316的全部供给逻辑电平O的选择信号(S0?S3)的状态，因此，防止起因于这样的状态而发生的时钟生成用像素数据信号RC的信号缺少。
[0098]因此，在采用了图11所示的结构的情况下也与采用了图4所示的结构的情况同样地，能够在通常工作中在不使时钟信号发生异常的情况下进行时钟偏移调整。
[0099]再有，在上述实施例中，选择信号(d0?d3)在示出“选择”的情况下为逻辑电平I，在示出“非选择”的情况下为逻辑电平0，但是，也可以在示出“选择”的情况下采用逻辑电平0，在示出“非选择”的情况下采用逻辑电平I。此时，在每一个为二输入的与门的与门313?316中，接收延迟选择信号S0~S3的输入端子为包含反相器的反相输入端子。
[0100]此外，在图4和图11所示的实施例中，从延迟量分别不同的4个系统的延迟像素数据信号SCO?SC3之中选择I个，将其作为施行了偏移调整的像素数据信号(RC、DAT)输出，但是，成为选择对象的延迟像素数据信号的数量并不限定于4个系统。即，成为选择对象的延迟像素数据信号的数量只要为N个(N为2以上的整数)即可，此时，设置与成为该选择对象的延迟像素数据信号的每一个对应的N个TRD和N个二输入与门。
[0101]总之，作为偏移调整电路31和32，只要是具有以下的偏移调整延迟部(325?327)、解码器(320)、第一?第N转变延迟部(321?324)、以及数据选择部(312?316)的电路即可。偏移调整延迟部生成以分别不同的延迟量延迟了叠加有时钟信号的数据信号后的第一?第N(N为2以上的整数)延迟数据信号。解码器基于选择第一?第N延迟数据信号之中的一个延迟数据信号的选择数据(DS1、DS2)，生成每一个在示出选择的情况下具有第一逻辑电平而在示出非选择的情况下具有第二逻辑电平且与前述第一?第N延迟数据信号分别对应的每一个为I位的第一?第N选择信号。第一?第N转变延迟部个别地导入第一?第N选择信号来生成延迟后的第一?第N延迟选择信号。此时，第一?第N转变延迟部的每一个在选择信号根据选择数据从第一逻辑电平转变为第二逻辑电平时以比从第二逻辑电平转变为第一逻辑电平时大的延迟量个别地延迟第一?第N选择信号。数据延迟部从前述第一?第N延迟数据信号之中选择在第一?第N延迟选择信号之中具有第一逻辑电平的延迟选择信号所对应的延迟数据信号，输出选择的前述延迟数据信号。
[0102]附图标记的说明30偏移检测电路
31，32偏移调整电路 130偏移校正部 313?316与门 320解码器
321-324转变延迟电路(TRD)
DDl延迟元件 IVX反相器 RSl RS触发电路。
【主权项】
1.一种偏移调整装置，基于叠加有时钟信号的数据信号来调整所述时钟信号的偏移，其特征在于，具有: 偏移调整延迟部，生成以分别不同的延迟量延迟了所述数据信号后的第一?第N延迟数据信号，其中，N为2以上的整数； 解码器，基于选择所述第一?第N延迟数据信号之中的一个延迟数据信号的选择数据，生成每一个在示出选择的情况下具有第一逻辑电平而在示出非选择的情况下具有第二逻辑电平且与所述第一?第N延迟数据信号分别对应的每一个为I位的第一?第N选择信号； 第一?第N转变延迟部，个别地导入所述第一?第N选择信号来生成延迟后的第一?第N延迟选择信号；以及 数据选择部，从所述第一?第N延迟数据信号之中选择在所述第一?第N延迟选择信号之中具有所述第一逻辑电平的延迟选择信号所对应的延迟数据信号，输出选择的所述延迟数据信号， 所述第一?第N转变延迟部的每一个在所述选择信号根据所述选择数据从所述第一逻辑电平转变为所述第二逻辑电平时，以比从所述第二逻辑电平转变为所述第一逻辑电平时大的延迟量延迟所述第一?第N选择信号。2.根据权利要求1所述的偏移调整装置，其特征在于， 所述第一?第N转变延迟部的每一个具有: 反相延迟部，生成将使导入的所述选择信号的逻辑电平反相后的信号延迟了规定期间后的反相延迟选择信号；以及 RS触发电路，通过S端子接收所述导入的所述选择信号，并且，通过R端子接收所述反相延迟选择信号， 将从所述第一?第N转变延迟部各自的所述RS触发电路输出的信号生成为所述第一?第N延迟选择信号。3.根据权利要求1所述的偏移调整装置，其特征在于，包含: 寄存器，导入并保持所述选择数据；以及 脉冲生成部，每当通过所述寄存器进行所述选择数据的导入时，生成在规定期间的期间为所述第一逻辑电平的状态而在除去所述规定期间的期间为所述第二电平的状态的脉冲信号， 所述第一?第N转变延迟部的每一个具有将导入的所述选择信号与所述脉冲信号的或结果生成为所述第一?第N延迟选择信号的第一?第N或门。4.根据权利要求3所述的偏移调整装置，其特征在于，为了传输所述脉冲信号而将所述脉冲生成部与所述第一?第N或门的每一个连接的布线各自的长度相等。5.根据权利要求1?4的任一项所述的偏移调整装置，其特征在于， 所述数据选择部包含所述第一?第N延迟选择信号被供给到每一个的第一输入端子并且所述数据信号被供给到每一个的第二输入端子的第一?第N二输入与门、以及输出或门，所述偏移调整延迟部通过以分别不同的延迟量对所述第一?第N 二输入与门各自的输出进行延迟来生成所述第一?第N延迟数据信号， 所述输出或门将所述第一?第N延迟数据信号的或结果作为所述选择的所述延迟数据信号输出。6.根据权利要求5所述的偏移调整装置，其特征在于，包含解复用器，所述解复用器在使偏移调整处理无效化的情况下停止向所述第一?第N二输入与门的所述数据信号的供给并且将所述数据信号向所述输出或门的输入端子供给。7.根据权利要求1?6的任一项所述的偏移调整装置，其特征在于，具有PLL电路，所述PLL电路生成与叠加于从所述数据选择部输出的所述延迟数据信号的所述时钟信号相位同步的内部时钟信号。
【文档编号】G09G3/36GK106023912SQ201610170889
【公开日】2016年10月12日
【申请日】2016年3月24日
【发明人】仁田胁祥治
【申请人】拉碧斯半导体株式会社