移位寄存器、栅线集成驱动电路、阵列基板及显示装置的制造方法
【专利摘要】本发明公开了一种移位寄存器、栅线集成驱动电路、阵列基板及显示装置，包括第一控制模块、第二控制模块和第三控制模块；其中，第一控制模块在第一时钟信号端和第二时钟信号端的控制下，控制上拉节点的电位；第二控制模块在上拉节点和第一时钟信号端的控制下，控制第一信号输出端的电位；第三控制模块在上拉节点、第一时钟信号端、第二时钟信号端和复位信号端的控制下，控制第二信号输出端的电位。由于通过上述三个模块的相互配合，可以使移位寄存器实现更稳定的性能，这样在氧化物工艺存在波动或者光照负漂时，可以使得移位寄存器输出稳定，减小因为Vth负偏漏电产生的噪声。
【专利说明】
移位寄存器、栅线集成驱动电路、阵列基板及显示装置
技术领域
[0001]本发明涉及显示技术领域，尤指一种移位寄存器、栅线集成驱动电路、阵列基板及显示装置。
【背景技术】
[0002]在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理等。液晶显示器包括数据驱动器(SourceDriver)、栅极驱动装置(Gate Driver)及液晶显示面板等。其中，液晶显示面板中具有像素阵列，而栅极驱动装置用以依序开启像素阵列中对应的像素行，以将数据驱动器输出的像素数据传输至像素，进而显示待显图像。
[0003]目前，栅极驱动装置一般通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on Array,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(ICJntegratedCircuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计;并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
[0004]现有的栅极驱动装置通常由多个级联的移位寄存器构成;其中各级移位寄存器的信号输出端所输出信号一般是由上拉节点和时钟信号控制的，每一级移位寄存器的输出信号作为下一级移位寄存器的输入信号，并作为上一级移位寄存器的复位信号。这种移位寄存器的实现方法有很多种，可以包含不同多个晶体管和电容。常用的有12T1C，9T1C，13T1C等等结构。移位脉冲的实现都至少要包含一组时钟信号、一个上拉晶体管、一个下拉晶体管和一个输出晶体管。现有的氧化物工艺中，非晶铟镓锌氧化物(a-1GZO)GOA良率不如非晶硅(a-Si)和其他成熟过程，有许多工艺问题如阈值电压Vth不均匀，NBTIS和PBTS的性能不好，低成本的集成栅极移位寄存器的性能较差。
【发明内容】
[0005]有鉴于此，本发明实施例提供一种移位寄存器、栅线集成驱动电路、阵列基板及显示装置，可以使移位寄存器实现更稳定的性能，减小因为Vth负偏漏电产生的噪声。
[0006]因此，本发明实施例提供了一种移位寄存器，包括:第一控制模块、第二控制模块、第三控制模块;其中，
[0007]所述第一控制模块的第一端与第一时钟信号端连接、第二端与信号输入端连接、第三端与第二时钟信号端连接、第四端与第一电平信号端连接、第五端与上拉节点连接;所述第一控制模块用于在所述第一时钟信号端和第二时钟信号端的控制下，控制所述上拉节点的电位；
[0008]所述第二控制模块的第一端与第三时钟信号端连接、第二端与所述上拉节点连接、第三端与所述第一时钟信号端连接、第四端与所述第一电平信号端连接、第五端与第一信号输出端连接;所述第二控制端模块用于在所述上拉节点和第一时钟信号端的控制下，控制所述第一信号输出端的电位；
[0009]所述第三控制模块的第一端与所述第三时钟信号端连接、第二端与所述上拉节点连接、第三端与所述第一时钟信号端连接、第四端与所述第二时钟信号端连接、第五端与复位信号端连接、第六端与第二电平信号端连接、第七端与第二信号输出端连接;所述第三控制模块用于在所述上拉节点、第一时钟信号端、第二时钟信号端和复位信号端的控制下，控制所述第二信号输出端的电位。
[0010]在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第一控制模块，包括:输入单元和下拉单元；
[0011]所述输入单元的第一端与所述第一时钟信号端连接、第二端与所述信号输入端连接、第三端与所述上拉节点连接;所述输入单元用于在所述第一时钟信号端的控制下，控制所述上拉节点的电位；
[0012]所述下拉单元的第一端与所述第二时钟信号端连接、第二端与所述第一电平信号端连接、第三端与所述上拉节点连接;所述下拉单元用于在所述第二时钟信号端的控制下，拉低所述上拉节点的电位。
[0013]在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述输入单元包括:第一开关晶体管；
[0014]所述第一开关晶体管的栅极与所述第一时钟信号端连接，源极与所述信号输入端连接，漏极与所述上拉节点连接。
[0015]在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述下拉单元包括:第二开关晶体管；
[0016]所述第二开关晶体管的栅极与所述第二时钟信号端连接、源极与所述第一电平信号端连接、漏极与所述上拉节点连接。
[0017]在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第二控制模块包括:第一输出单元和第二输出单元；
[0018]所述第一输出单元的第一端与所述第三时钟信号端连接、第二端与所述上拉节点连接、第三端与所述第一信号输出端连接;所述第一输出单元用于在所述上拉节点的控制下，将所述第三时钟信号端的信号通过所述第一信号输出端输出；
[0019]所述第二输出单元的第一端与所述第一时钟信号端连接、第二端与所述第一电平信号端连接、第三端与所述第一信号输出端连接;所述第二输出单元用于在所述第一时钟信号端的控制下，将所述第一电平信号端的信号通过所述第一信号输出端输出。
[0020]在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第一输出单元包括:第三开关晶体管和电容；
[0021]所述第三开关晶体管的栅极与所述上拉节点连接，源极与所述第三时钟信号端连接，漏极与所述第一信号输出端连接；
[0022]所述电容的两端分别电连接至所述上拉节点和第一信号输出端。
[0023]在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第二输出单元包括:第四开关晶体管；
[0024]所述第四开关晶体管的栅极与第一时钟信号端连接，源极与所述第一电平信号端连接，漏极与所述第一信号输出端连接。
[0025]在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第三控制模块包括第三输出单元、第四输出单元和复位单元；
[0026]所述第三输出单元的第一端与所述第三时钟信号端连接、第二端与所述上拉节点连接、第三端与所述第二信号输出端连接;所述第三输出单元用于在所述上拉节点的控制下，将所述第三时钟信号端的信号通过所述第二信号输出端输出；
[0027]所述第四输出单元的第一端与所述第一时钟信号端连接、第二端与所述第二时钟信号端、第三端与所述第二电平信号端连接、第四端与所述第二信号输出端连接;所述第四输出单元用于在所述第一时钟信号端和第二时钟信号端的控制下，将所述第二电平信号端的信号通过所述第二信号输出端输出；
[0028]所述复位单元的第一端与所述复位信号端连接、第二端与所述第二电平信号端连接、第三端与所述第二信号输出端连接;所述复位单元用于在所述复位信号端的控制下，对所述第二信号输出端进行复位。
[0029]在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第三输出单元包括:第五开关晶体管；
[0030]所述第五开关晶体管的栅极与所述上拉节点连接，源极与所述第三时钟信号端连接，漏极与所述第二信号输出端连接。
[0031]在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第四输出单元包括:第六开关晶体管和第七开关晶体管；
[0032]所述第六开关晶体管的栅极与所述第一时钟信号端连接，源极与所述第二电平信号端连接，漏极与所述第二信号输出端连接；
[0033]第七开关晶体管的栅极与所述第二时钟信号端连接，源极与所述第二电平信号端连接，漏极与所述第二信号输出端连接。
[0034]在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述复位单元包括:第八开关晶体管；
[0035]所述第八开关晶体管的栅极与所述复位信号端连接，源极与所述第二电平信号端连接，漏极与所述第二信号输出端连接。
[0036]在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第一时钟信号端和第三时钟信号端输入的信号为反相的时钟信号;所述第二时钟信号端的周期是所述第一时钟信号端和第三时钟信号端的周期的2倍。
[0037]在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第一电平信号端的电位低于第二电平信号端的电位；
[0038]所述第一时钟信号端、第二时钟信号端和第三时钟信号端的低电位低于第一电平信号端的电位。
[0039]本发明实施例提供的一种栅线集成驱动电路，包括级联的多个本发明实例例提供的移位寄存器；
[0040]第N级移位寄存器的第一信号输出端分别与第N+1级移位寄存器的信号输入端和第N-4级移位寄存器的复位信号端连接；
[0041]每一级移位寄存器的第二信号输出端均与栅线连接;其中，N为正整数。
[0042]本发明实施例还提供了一种阵列基板，包括本发明实施例提供的上述栅线集成驱动电路。
[0043]本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述阵列基板。
[0044]本发明实施例的有益效果包括:
[0045]本发明实施例提供的一种移位寄存器、栅线集成驱动电路、阵列基板及显示装置，该移位寄存器包括:第一控制模块、第二控制模块、第三控制模块;其中，第一控制模块的第一端与第一时钟信号端连接、第二端与信号输入端连接、第三端与第二时钟信号端连接、第四端与第一电平信号端连接、第五端与上拉节点连接;第一控制模块用于在第一时钟信号端和第二时钟信号端的控制下，控制上拉节点的电位;第二控制模块的第一端与第三时钟信号端连接、第二端与上拉节点连接、第三端与第一时钟信号端连接、第四端与第一电平信号端连接、第五端与第一信号输出端连接;第二控制端模块用于在上拉节点和第一时钟信号端的控制下，控制第一信号输出端的电位;第三控制模块的第一端与第三时钟信号端连接、第二端与上拉节点连接、第三端与第一时钟信号端连接、第四端与第二时钟信号端连接、第五端与复位信号端连接、第六端与第二电平信号端连接、第七端与第二信号输出端连接;第三控制模块用于在上拉节点、第一时钟信号端、第二时钟信号端和复位信号端的控制下，控制第二信号输出端的电位。由于通过上述三个模块的相互配合，可以使移位寄存器实现更稳定的性能，这样在氧化物工艺存在波动或者光照负漂时，可以使得移位寄存器输出稳定，减小因为Vth负偏漏电产生的噪声。
【附图说明】
[0046]图1为本发明实施例提供的移位寄存器的结构示意图；
[0047]图2为本发明实施例提供的移位寄存器的具体结构示意图之一；
[0048]图3为本发明实施例提供的移位寄存器的具体结构示意图之二；
[0049]图4为本发明实施例提供的移位寄存器的工作时序图；
[0050]图5为本发明实施例提供的栅线集成驱动电路的示意图；
[0051 ]图6为图5中所有时钟信号端的工作时序图。
【具体实施方式】
[0052]为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
[0053]下面结合附图，对本发明实施例提供的移位寄存器、栅线集成驱动电路、阵列基板及显示装置的【具体实施方式】进行详细地说明。
[0054]本发明实施例提供了一种移位寄存器，如图1和图2所示，包括:第一控制模块1，第二控制模块2，第三控制模块3;其中，
[0055]第一控制模块I的第一端与第一时钟信号端CLKl连接、第二端与信号输入端Input连接、第三端与第二时钟信号端CLK2连接、第四端与第一电平信号端LVGL连接、第五端与上拉节点PU连接;第一控制模块I用于在第一时钟信号端CLKl和第二时钟信号端CLK2的控制下，控制上拉节点PU的电位；
[0056]第二控制模块2的第一端与第三时钟信号端CLK3连接、第二端与上拉节点PU连接、第三端与第一时钟信号端CLKl连接、第四端与第一电平信号端LVGL连接、第五端与第一信号输出端Output N_C连接;第二控制端模块2用于在上拉节点PU和第一时钟信号端CLKl的控制下，控制第一信号输出端Output N_C的电位；
[0057]第三控制模块3的第一端与第三时钟信号端CLK3连接、第二端与上拉节点PU连接、第三端与第一时钟信号端CLKl连接、第四端与第二时钟信号端CLK2连接、第五端与复位信号端连接、第六端与第二电平信号端VGL连接、第七端与第二信号输出端Output N连接;第三控制模块3用于在上拉节点HJ、第一时钟信号端CLK1、第二时钟信号端CLK2和复位信号端Output肝4_(3的控制下，控制第二信号输出端Output N的电位。
[0058]在本发明实施例提供的上述移位寄存器，包括:第一控制模块、第二控制模块、第三控制模块;其中，第一控制模块分别与第一时钟信号端、信号输入端、第二时钟信号端、第一电平信号端、上拉节点连接;第一控制模块用于在第一时钟信号端和第二时钟信号端的控制下，控制上拉节点的电位;第二控制模块分别与第三时钟信号端、上拉节点、第一时钟信号端、第一电平信号端、第一信号输出端连接;第二控制端模块用于在上拉节点和第一时钟信号端的控制下，控制第一信号输出端的电位;第三控制模块分别与第三时钟信号端、上拉节点、第一时钟信号端、第二时钟信号端、复位信号端、第二电平信号端、第二信号输出端连接;第三控制模块用于在上拉节点、第一时钟信号端、第二时钟信号端和复位信号端的控制下，控制第二信号输出端的电位。由于通过上述三个模块的相互配合，可以使移位寄存器实现更稳定的性能，这样在氧化物工艺存在波动或者光照负漂时，可以使得移位寄存器输出稳定，减小因为Vth负偏漏电产生的噪声。
[0059]下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
[0060]在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3所示，第一控制模块I，包括:输入单元11和下拉单元12;
[0061]输入单元11的第一端与第一时钟信号端CLKl连接、第二端与信号输入端Input连接、第三端与上拉节点PU连接;输入单元11用于在第一时钟信号端CLKl的控制下，控制上拉节点HJ的电位；
[0062]下拉单元12的第一端与第二时钟信号端CLK2连接、第二端与第一电平信号端LVGL连接、第三端与上拉节点HJ连接;下拉单元12用于在第二时钟信号端CLK2的控制下，拉低上拉节点PU的电位。
[0063]在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3所示，输入单元11包括:第一开关晶体管Tl ；
[0064]第一开关晶体管Tl的栅极与第一时钟信号端CLKl连接，源极与信号输入端Input连接，漏极与上拉节点PU连接。
[0065]具体地，如图3所示，在第一时钟信号端CLKl的控制下，当第一开关晶体管Tl处于导通状态时，信号输入端Input输出的信号通过第一开关晶体管Tl传输至上拉节点PU，进而控制上拉节点PU的电位。
[0066]以上仅是举例说明移位寄存器中输入单元11的具体结构，在具体实施时，输入单元11的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
[0067]在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3所示，下拉单元12具体可以包括:第二开关晶体管T2;
[0068]第二开关晶体管T2的栅极与第二时钟信号端CLK2连接、源极与第一电平信号端LVGL连接、漏极与上拉节点HJ连接。
[0069]具体地，在第二时钟信号端CLK2的控制下，当第二开关晶体管T2处于导通状态时，可以控制上拉节点PU与第一电平信号端LVGL连通，此时若上拉节点PU的电位高于第一电平信号端LVGL的电位时，第一电平信号端LVGL可以将上拉节点PU的电位拉低。
[0070]以上仅是举例说明移位寄存器中下拉单元12的具体结构，在具体实施时，下拉单元12的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
[0071]在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3所示，第二控制模块2具体可以包括:第一输出单元21和第二输出单元22;
[0072]第一输出单元21的第一端与第三时钟信号端CLK3连接、第二端与上拉节点PU连接、第三端与第一信号输出端Output N_C连接;第一输出单元21用于在上拉节点PU的控制下，将第三时钟信号端CLK3的信号通过第一信号输出端Output N_C输出；
[0073]第二输出单元22的第一端与第一时钟信号端CLKl连接、第二端与第一电平信号端LVGL连接、第三端与第一信号输出端Output N_C连接;第二输出单元22用于在第一时钟信号端CLKl的控制下，将第一电平信号端LVGL的信号通过第一信号输出端Output N_C输出。
[0074]在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3所示，第一输出单元21包括:第三开关晶体管T3和电容C;
[0075]第三开关晶体管T3的栅极与上拉节点PU连接，源极与第三时钟信号端CLK3连接，漏极与第一信号输出端Output N_C连接；
[0076]电容C的两端分别电连接至上拉节点PU和第一信号输出端OutputN_C。
[0077]具体地，在上拉节点PU的控制下，当第三开关晶体管T3处于导通状态时，可以将第三时钟信号端CLK3的信号通过第一信号输出端Output N_C输出。
[0078]以上仅是举例说明移位寄存器中第一输出单元21的具体结构，在具体实施时，第一输出单元21的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
[0079]在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3所示，第二输出单元22具体可以包括:第四开关晶体管T4;
[0080]第四开关晶体管T4的栅极与第一时钟信号端CLKl连接，源极与第一电平信号端LVGL连接，漏极与第一信号输出端Output N_C连接。
[0081]具体地，在第一时钟信号端CLKl的控制下，当第四开关晶体管T4处于导通状态时，可以将第一电平信号端LVGL的信号通过第一信号输出端Output N_C输出。
[0082]以上仅是举例说明移位寄存器中第二输出单元22的具体结构，在具体实施时，第二输出单元22的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
[0083]在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3所示，第三控制模块3包括第三输出单元31、第四输出单元32和复位单元33;
[0084]第三输出单元31的第一端与第三时钟信号端CLK3连接、第二端与上拉节点PU连接、第三端与第二信号输出端Output N连接;第三输出单元31用于在上拉节点PU的控制下，将第三时钟信号端CLK3的信号通过第二信号输出端Output N输出；
[0085]第四输出单元32的第一端与第一时钟信号端CLKl连接、第二端与第二时钟信号端CLK2、第三端与第二电平信号端VGL连接、第四端与第二信号输出端Output N连接;第四输出单元32用于在第一时钟信号端CLKl和第二时钟信号端CLK2的控制下，将第二电平信号端VGL的信号通过第二信号输出端Output N输出；
[0086]复位单元33的第一端与复位信号端OutputN+4_C连接、第二端与第二电平信号端VGL连接、第三端与第二信号输出端Output N连接;复位单元33用于在复位信号端Output N+4_(:的控制下，对第二信号输出端Output N进行复位。
[0087]在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3所示，第三输出单元31具体可以包括:第五开关晶体管T5;
[0088]第五开关晶体管T5的栅极与上拉节点PU连接，源极与第三时钟信号端CLK3连接，漏极与第二信号输出端Output N连接。
[0089]具体地，在上拉节点PU的控制下，当第五开关晶体管T5处于导通状态时，将第三时钟信号端CLK3的信号通过第二信号输出端Output N输出。
[0090]以上仅是举例说明移位寄存器中第三输出单元31的具体结构，在具体实施时，第三输出单元31的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
[0091]在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3所示，第四输出单元32具体可以包括:第六开关晶体管T6和第七开关晶体管T7;
[0092]第六开关晶体管T6的栅极与第一时钟信号端CLKl连接，源极与第二电平信号端VGL连接，漏极与第二信号输出端Output N连接；
[0093]第七开关晶体管T7的栅极与第二时钟信号端CLK2连接，源极与第二电平信号端VGL连接，漏极与第二信号输出端Output N连接。
[0094]具体地，在第一时钟信号端CLKl的控制下，当第六开关晶体管T6处于导通状态时，可以将第二电平信号端VGL的信号通过第二信号输出端Output N输出；在第二时钟信号端CLK2的控制下，当第七开关晶体管T7处于导通状态时，也可以将第二电平信号端VGL的信号通过第二信号输出端Output N输出。
[0095]以上仅是举例说明移位寄存器中第四输出单元32的具体结构，在具体实施时，第四输出单元32的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
[0096]在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3所示，复位单元33具体可以包括:第八开关晶体管T8;
[0097]第八开关晶体管T8的栅极与复位信号端OutputN+4_C连接，源极与第二电平信号端VGL连接，漏极与第二信号输出端Output N连接。
[0098]具体地，在复位信号端Output奸4_(:的控制下，当第八开关晶体管T8处于导通状态时，可以将第一电平信号端LVGL的信号通过第一信号输出端Output N_C输出。
[0099]以上仅是举例说明移位寄存器中复位单元33的具体结构，在具体实施时，复位单元33的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
[0100]需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideSemiconductor)，在此不做限定。在具体实施中，这些开关晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
[0101]在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4所示，第一时钟信号端CLKl和第三时钟信号端CLK3输入的信号为反相的时钟信号;第二时钟信号端CLK2的周期可以是第一时钟信号端CLKl和第三时钟信号端CLK3的周期的2倍。
[0102]在具体实施时，在本发明实施例提供的上述移位寄存器中，第一电平信号端LVGL的电位低于第二电平信号端VGL的电位，例如第一电平信号端LVGL的电位为-10V，第二电平信号端VGL的电位为-5V;第一时钟信号端CLKl、第三时钟信号端CLK3和第二时钟信号端CLK2的低电位均低于第一电平信号端LVGL的电位，例如第一时钟信号端CLKl、第三时钟信号端CLK3和第二时钟信号端CLK2的低电位均为-15V，而第一电平信号端LVGL的电位为-1OV0
[0103]下面以N型晶体管为例，对本发明实施例移位寄存器的工作过程作以描述。下述描述中以I表示高电平，O表示低电平。
[0104]具体地，以图3所示的移位寄存器的结构为例，所有开关晶体管均为N型晶体管，各N型开关晶体管在高电平作用下导通，在低电平作用下截止;输入信号端Input的有效脉冲信号为高电平信号。
[0105]第一时钟信号端CLKl和第三时钟信号端CLK3输入的信号为反相的时钟信号;第二时钟信号端CLK2的周期可以是第一时钟信号端CLKl和第三时钟信号端CLK3的周期的2倍，以第一时钟信号端CLK1、第二时钟信号端CLK2和第三时钟信号端CLK3的低电位均为-15V，高电位均为-15V，第一电平信号端LVGL的电位为-10V，第二电平信号端VGL的电位为-5V为例，对应的输入输出时序图如图4所示。具体地，选取如图4所示的输入输出时序图中的11、t2、t3和t4四个阶段。
[0106]在第一阶段11，Input= I，CLKl = I，CLK3 = O，CLK2 = O。
[0107]在tl阶段，由于CLKl为高电位，第一开关晶体管Tl导通，Input的输入信号通过第一开关晶体管TI传输至上拉节点PU，又由于Input为高电位，此时上拉节点PU为高电位；电容C处于充电状态，并且第三开关晶体管T3、第五开关晶体管T5导通。由于CLK3为低电位，因此第一信号输出端Output N_C和第二信号输出端Output N的电位均为低电位。并且，由于CLKl为高电位，第四开关晶体管T4和第六开关晶体管T6也导通，第一电平信号端LVGL的信号通过第四开关晶体管T4传输至第一信号输出端Output N_C，第二电平信号端VGL的信号通过第六开关晶体管T6传输至第二信号输出端Output N，第一信号输出端Output N_C和第二信号输出端Output N的电位被分别下拉到-10V和-5V。
[0108]在第二阶段七2，1即肚=0，0^1=0，0^3= 1，0^2 = 0。
[0109]在t2阶段，由于CLKl变为低电位，第一开关晶体管Tl、第四开关晶体管T4和第六开关晶体管均变为截止状态;根据电容C的自举作用，上拉节点PU的电位被进一步拉高，第三开关晶体管T3、第五开关晶体管T5保持导通。由于CLK3变为高电位，CLK3的信号通过第三开关晶体管T3传输至第一信号输出端Output N_C，第一信号输出端Output N_C的电位变为高电位，并且CLK3的信号通过第五开关晶体管T5传输至第二信号输出端Output N，第二信号输出端Output N的电位也变为高电位。
[0110]在第三阶段t3，Input= O，CLKl = I，CLK3 = O，CLK2 = I。
[0111]在t3阶段，由于CLKl变为高电位，第一开关晶体管Tl变为导通状态;而信号输入端Input的低电位信号通过第一开关晶体管Tl传输至上拉节点PU，上拉节点PU的电位变为低电位，电容C处于放电状态；由于CLKl为高电位，第四开关晶体管T4和第六开关晶体管T6也导通，且由于CLK2变为高电位，第二开关晶体管和第七开关晶体管导通，第一电平信号端LVGL的信号通过第二开关晶体管T2传输至上拉节点PU，以及通过第四开关晶体管T4传输至第一信号输出端Output N_C，第二电平信号端VGL的信号通过第六开关晶体管T6和第七开关晶体管T7传输至第二信号输出端Output N，第一信号输出端Output N_C和第二信号输出端Output N的电位又被分别下拉到-1OV和-5V。
[0112]在第四阶段七4，1即肚=0，0^1=0，0^3= 1，0^2 = 1。
[0113]在t4阶段，由于CLKl变为低电位，第一开关晶体管Tl、第四开关晶体管T4和第六开关晶体管均变为截止状态，上拉节点PU的电位保持低电位，第三开关晶体管T3和第五开关晶体管T5保持截止状态；由于CLK2保持高电位，第二开关晶体管和第七开关晶体管导通，第一信号输出端Output N_C和第二信号输出端Output N的电位又被分别保持-10V和-5V。
[0114]之后，移位寄存器的第一信号输出端Output N_C和第二信号输出端Output N的电位一直分别保持-10V和-5V，直至移位寄存器开始接收到下一帧的输入信号为止，这样可以使得移位寄存器输出稳定，减小因为Vth负偏漏电产生的噪声。
[0115]基于同一发明构思，本发明实施例还提供了一种栅线集成驱动电路，如图5所示，包括级联的多个上述移位寄存器，第N级移位寄存器的第一信号输出端Output N_C分别与第N+1级移位寄存器的信号输入端和第N-4级移位寄存器的复位信号端Output N+4_C连接；每一级移位寄存器的第二信号输出端Output N均与栅线连接;其中，N为正整数。
[0116]为了方便说明，图5中仅示出了四个移位寄存器，分别为第N级移位寄存器、第N+1级移位寄存器、第N+2级移位寄存器和第N+3级移位寄存器。其中，第N级移位寄存器中的CLK连接的是第一时钟信号端CLKl，CLKB连接的是第三时钟信号端CLK3，CLK2连接的是第二时钟信号端CLK2;而第N+1级移位寄存器中的CLK连接的是第三时钟信号端CLK3，CLKB连接的是第一时钟信号端CLKl，CLK2连接的是第四时钟信号端CLK4;以此类推;结合图6的时序图，可以看出本发明实施例中的栅线集成驱动电路以四个移位寄存器为一组，使用了两个不同的频率的时钟信号，其中第一时钟信号端CLKl和第三时钟信号端CLK3为一个频率，第二时钟信号端CLK2、第四时钟信号端CLK4、第五时钟信号端CLK5和第六时钟信号端CLK6为另一个频率。
[0117]需要说明的是，第N级移位寄存器的第一信号输出端OutputN_C和第N-4级移位寄存器的复位信号端Output N+4_C连接，可以起到进一步减小噪声的作用。
[0118]具体地，上述栅线集成驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。
[0119]基于同一发明构思，本发明实施例还提供了一种阵列基板，包括上述的栅线集成驱动电路。
[0120]基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的阵列基板，其具体实施可参见上述阵列基板的描述，相同之处不再赘述。该显示装置可以为:手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。该显示装置的实施可以参见上述阵列基板和移位寄存器的实施例，重复之处不再赘述。
[0121]本发明实施例提供的一种移位寄存器、栅线集成驱动电路、阵列基板及显示装置，包括:第一控制模块、第二控制模块、第三控制模块;其中，第一控制模块的第一端与第一时钟信号端连接、第二端与信号输入端连接、第三端与第二时钟信号端连接、第四端与第一电平信号端连接、第五端与上拉节点连接;第一控制模块用于在第一时钟信号端和第二时钟信号端的控制下，控制上拉节点的电位;第二控制模块的第一端与第三时钟信号端连接、第二端与上拉节点连接、第三端与第一时钟信号端连接、第四端与第一电平信号端连接、第五端与第一信号输出端连接;第二控制端模块用于在上拉节点和第一时钟信号端的控制下，控制第一信号输出端的电位;第三控制模块的第一端与第三时钟信号端连接、第二端与上拉节点连接、第三端与第一时钟信号端连接、第四端与第二时钟信号端连接、第五端与复位信号端连接、第六端与第二电平信号端连接、第七端与第二信号输出端连接;第三控制模块用于在上拉节点、第一时钟信号端、第二时钟信号端和复位信号端的控制下，控制第二信号输出端的电位。由于通过上述三个模块的相互配合，可以使移位寄存器实现更稳定的性能，这样在氧化物工艺存在波动或者光照负漂时，可以使得移位寄存器输出稳定，减小因为Vth负偏漏电产生的噪声。
[0122]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1.一种移位寄存器，其特征在于，包括:第一控制模块、第二控制模块、第三控制模块；其中， 所述第一控制模块的第一端与第一时钟信号端连接、第二端与信号输入端连接、第三端与第二时钟信号端连接、第四端与第一电平信号端连接、第五端与上拉节点连接;所述第一控制模块用于在所述第一时钟信号端和第二时钟信号端的控制下，控制所述上拉节点的电位； 所述第二控制模块的第一端与第三时钟信号端连接、第二端与所述上拉节点连接、第三端与所述第一时钟信号端连接、第四端与所述第一电平信号端连接、第五端与第一信号输出端连接;所述第二控制端模块用于在所述上拉节点和第一时钟信号端的控制下，控制所述第一信号输出端的电位； 所述第三控制模块的第一端与所述第三时钟信号端连接、第二端与所述上拉节点连接、第三端与所述第一时钟信号端连接、第四端与所述第二时钟信号端连接、第五端与复位信号端连接、第六端与第二电平信号端连接、第七端与第二信号输出端连接;所述第三控制模块用于在所述上拉节点、第一时钟信号端、第二时钟信号端和复位信号端的控制下，控制所述第二信号输出端的电位。2.如权利要求1所述的移位寄存器，其特征在于，所述第一控制模块，包括:输入单元和下拉单元； 所述输入单元的第一端与所述第一时钟信号端连接、第二端与所述信号输入端连接、第三端与所述上拉节点连接;所述输入单元用于在所述第一时钟信号端的控制下，控制所述上拉节点的电位； 所述下拉单元的第一端与所述第二时钟信号端连接、第二端与所述第一电平信号端连接、第三端与所述上拉节点连接;所述下拉单元用于在所述第二时钟信号端的控制下，拉低所述上拉节点的电位。3.如权利要求2所述的移位寄存器，其特征在于，所述输入单元包括:第一开关晶体管； 所述第一开关晶体管的栅极与所述第一时钟信号端连接，源极与所述信号输入端连接，漏极与所述上拉节点连接。4.如权利要求2所述的移位寄存器，其特征在于，所述下拉单元包括:第二开关晶体管； 所述第二开关晶体管的栅极与所述第二时钟信号端连接、源极与所述第一电平信号端连接、漏极与所述上拉节点连接。5.如权利要求1所述的移位寄存器，其特征在于，所述第二控制模块包括:第一输出单元和第二输出单元； 所述第一输出单元的第一端与所述第三时钟信号端连接、第二端与所述上拉节点连接、第三端与所述第一信号输出端连接;所述第一输出单元用于在所述上拉节点的控制下，将所述第三时钟信号端的信号通过所述第一信号输出端输出； 所述第二输出单元的第一端与所述第一时钟信号端连接、第二端与所述第一电平信号端连接、第三端与所述第一信号输出端连接;所述第二输出单元用于在所述第一时钟信号端的控制下，将所述第一电平信号端的信号通过所述第一信号输出端输出。6.如权利要求5所述的移位寄存器，其特征在于，所述第一输出单元包括:第三开关晶体管和电容； 所述第三开关晶体管的栅极与所述上拉节点连接，源极与所述第三时钟信号端连接，漏极与所述第一信号输出端连接； 所述电容的两端分别电连接至所述上拉节点和第一信号输出端。7.如权利要求5所述的移位寄存器，其特征在于，所述第二输出单元包括:第四开关晶体管； 所述第四开关晶体管的栅极与第一时钟信号端连接，源极与所述第一电平信号端连接，漏极与所述第一信号输出端连接。8.如权利要求1所述的移位寄存器，其特征在于，所述第三控制模块包括第三输出单元、第四输出单元和复位单元； 所述第三输出单元的第一端与所述第三时钟信号端连接、第二端与所述上拉节点连接、第三端与所述第二信号输出端连接;所述第三输出单元用于在所述上拉节点的控制下，将所述第三时钟信号端的信号通过所述第二信号输出端输出； 所述第四输出单元的第一端与所述第一时钟信号端连接、第二端与所述第二时钟信号端、第三端与所述第二电平信号端连接、第四端与所述第二信号输出端连接;所述第四输出单元用于在所述第一时钟信号端和第二时钟信号端的控制下，将所述第二电平信号端的信号通过所述第二信号输出端输出； 所述复位单元的第一端与所述复位信号端连接、第二端与所述第二电平信号端连接、第三端与所述第二信号输出端连接;所述复位单元用于在所述复位信号端的控制下，对所述第二信号输出端进行复位。9.如权利要求8所述的移位寄存器，其特征在于，所述第三输出单元包括:第五开关晶体管； 所述第五开关晶体管的栅极与所述上拉节点连接，源极与所述第三时钟信号端连接，漏极与所述第二信号输出端连接。10.如权利要求8所述的移位寄存器，其特征在于，所述第四输出单元包括:第六开关晶体管和第七开关晶体管； 所述第六开关晶体管的栅极与所述第一时钟信号端连接，源极与所述第二电平信号端连接，漏极与所述第二信号输出端连接； 第七开关晶体管的栅极与所述第二时钟信号端连接，源极与所述第二电平信号端连接，漏极与所述第二信号输出端连接。11.如权利要求8所述的移位寄存器，其特征在于，所述复位单元包括:第八开关晶体管； 所述第八开关晶体管的栅极与所述复位信号端连接，源极与所述第二电平信号端连接，漏极与所述第二信号输出端连接。12.如权利要求1所述的移位寄存器，其特征在于，所述第一时钟信号端和第三时钟信号端输入的信号为反相的时钟信号;所述第二时钟信号端的周期是所述第一时钟信号端和第三时钟信号端的周期的2倍。13.如权利要求1所述的移位寄存器，其特征在于，所述第一电平信号端的电位低于第二电平信号端的电位； 所述第一时钟信号端、第二时钟信号端和第三时钟信号端的低电位低于第一电平信号端的电位。14.一种栅线集成驱动电路，其特征在于，包括级联的多个如权利要求1-13任一项的移位寄存器； 第N级移位寄存器的第一信号输出端分别与第N+1级移位寄存器的信号输入端和第N-4级移位寄存器的复位信号端连接； 每一级移位寄存器的第二信号输出端均与栅线连接;其中，N为正整数。15.—种阵列基板，其特征在于，包括如权利要求14所述的栅线集成驱动电路。16.—种显示装置，其特征在于，包括如权利要求15所述的阵列基板。
【文档编号】G09G3/36GK106057161SQ201610647873
【公开日】2016年10月26日
【申请日】2016年8月9日 公开号201610647873.0, CN 106057161 A, CN 106057161A, CN 201610647873, CN-A-106057161, CN106057161 A, CN106057161A, CN201610647873, CN201610647873.0
【发明人】张玉婷
【申请人】京东方科技集团股份有限公司