移位寄存器及使用该移位寄存器的显示装置的制造方法

移位寄存器及使用该移位寄存器的显示装置的制造方法
【专利摘要】公开了一种移位寄存器及使用该移位寄存器的显示装置，可防止由于光导致的氧化物晶体管的电流泄漏和劣化，从而增强输出稳定性。所述移位寄存器包括多个级，每个级包括：传输线单元，所述传输线单元包括提供多个时钟信号的多条时钟线和提供多个电源电压的多条电源线；晶体管单元，所述晶体管单元包括多个晶体管；和遮光层，所述遮光层与所述晶体管单元的至少一个晶体管交叠以阻挡光。其中每个级的晶体管单元包括：输出单元，所述输出单元包括用于响应于第一节点的控制，输出所述多个时钟信号中的任意一个时钟信号作为所述扫描信号的上拉晶体管；和第一节点控制器，所述第一节点控制器包括用于控制所述第一节点的充电和放电的多个晶体管。
【专利说明】移位寄存器及使用该移位寄存器的显示装置
[0001 ] 本申请要求2015年4月29日提交的韩国专利申请N0.10-2015-0060519的优先权，在此援弓I该专利申请作为参考，如同在这里完全阐述一样。
技术领域
[0002]本发明涉及一种可防止由于光导致的氧化物晶体管的电流泄漏和劣化，从而增强输出稳定性的移位寄存器及使用该移位寄存器的显示装置。
【背景技术】
[0003]作为近来作为显示装置受到关注的平板显示装置的代表例，具有使用液晶的液晶显示器(LCD)、使用有机发光二极管(OLED)的OLED显示器、使用电泳粒子的电泳显示器(EI3D)等。
[0004]平板显示装置包括:通过像素阵列(其中每个像素被薄膜晶体管(TFT)独立驱动)显示图像的显示面板、用于驱动显示面板的面板驱动器、以及用于控制面板驱动器的时序控制器。面板驱动器包括用于驱动显示面板的栅极线的栅极驱动器和用于驱动显示面板的数据线的数据驱动器。
[0005]栅极驱动器基本上包括输出扫描脉冲以依次驱动显示面板的栅极线的移位寄存器。移位寄存器包括附属地互相连接的多个级，每个级包括多个晶体管。每个级的输出作为扫描脉冲被提供至每条栅极线并且作为用于控制其他级的充电和放电的进位信号被提供。近来，栅极驱动器主要使用与像素阵列的TFT阵列一起形成并嵌入面板中的面板内栅极(GIP)型。
[0006]近来，作为显示面板的TFT，氧化物半导体晶体管(之后称为氧化物晶体管)正受到关注，氧化物晶体管具有比非晶硅晶体管高的迀移率，并且通过比多晶硅晶体管低的温度的工艺，氧化物晶体管更容易应用于大面积。然而，氧化物晶体管具有缺陷，比如当光施加至氧化物晶体管时，对光具有较高的灵敏度，元件特性会变化。
[0007]图1是电压(Vg)-电流(Ids)图表，该图表图解了根据光施加至一般氧化物晶体管的时间流逝，阈值电压(Vth)的变化。
[0008]参照图1，当光施加至氧化物晶体管的氧化物有源层时，阈值电压(Vth)取负值，随着时间流逝，氧化物有源层由于光而劣化，阈值电压(Vth)在负值的方向上进一步移动。
[0009]当氧化物晶体管的阈值电压(Vth)由于光而在负值方向上移动时，漏电流增加，因而电路可能被异常地操作。
[0010]更详细地说，N型氧化物晶体管主要应用于移位寄存器，并且N型氧化物晶体管中的栅极电压不会变为低于施加至源极电极的电压(例如，低电压(Vss))。由此，即使作为栅极电压施加栅极截止电压(栅极低电压)且晶体管逻辑上截止，栅极-源极电压(Vgs)仍大于0V(Vgs>0)，因而漏电流流动。特别是，当氧化物晶体管的阈值电压由于光而取负值时，漏电流进一步增加，因而移位寄存器可能不会输出正常的波形。
[0011]例如，当氧化物晶体管的阈值电压(Vth)由于光的施加而具有负值时，通过上拉晶体管输出的扫描脉冲的波形可能会畸变，或者由于用于控制上拉晶体管的节点控制器的漏电流，可能不会输出扫描脉冲。

【发明内容】

[0012]因此，本发明旨在提供一种基本上避免了由于现有技术的限制和缺点而导致的一个或多个问题的使用氧化物晶体管的移位寄存器及使用该移位寄存器的显示装置。
[0013]本发明的一个目的是提供一种可防止由于光导致的氧化物晶体管的电流泄漏和劣化，从而增强输出稳定性的移位寄存器及使用该移位寄存器的显示装置。
[0014]在下面的描述中将部分列出本发明的其它优点、目的和特征，这些优点、目的和特征的一部分在研究下文之后对于所属领域普通技术人员将变得显而易见或者可通过本发明的实施领会到。通过说明书、权利要求书以及附图中具体指出的结构可实现和获得本发明的这些目的和其他优点。
[0015]为了实现这些目的和其他优点并根据本发明的意图，如在此具体化和概括描述的，一种移位寄存器包括多个级，所述移位寄存器包括多个级，所述多个级分别连接至显示面板的多条栅极线以输出各个扫描信号，其中每个级包括:传输线单元，所述传输线单元包括提供多个时钟信号的多条时钟线和提供多个电源电压的多条电源线；和晶体管单元，所述晶体管单元包括多个晶体管，其中每个级的晶体管单元包括:输出单元，所述输出单元包括用于响应于第一节点的控制，输出所述多个时钟信号中的任意一个时钟信号作为所述扫描信号的上拉晶体管;和第一节点控制器，所述第一节点控制器包括用于控制所述第一节点的充电和放电的多个晶体管;其中每个级还包括遮光层，所述遮光层与所述晶体管单元的至少一个晶体管交叠以阻挡光。
[0016]所述输出单元还可包括用于响应于第二节点的控制，输出第一栅极截止电压作为所述扫描信号的下拉晶体管;并且所述晶体管单元还可包括第二节点控制器，所述第二节点控制器包括用于控制所述第二节点的充电和放电的多个晶体管。
[0017]至少一部分所述遮光层可被施加电压，或者所述遮光层可被划分为多个区域以使得不同的电压施加至被划分的区域。
[0018]所述遮光层可由金属或半导体形成。
[0019]施加至所述晶体管单元的电压中的至少一个或者从外部提供的单独电压可被施加至所述遮光层，或者所述遮光层可处于浮置状态。
[0020]所述输出单元可包括:扫描输出单元，所述扫描输出单元包括扫描用上拉晶体管，所述扫描用上拉晶体管响应于所述第一节点的控制，输出所述任意一个时钟信号作为所述扫描信号;和进位输出单元，所述进位输出单元包括进位用上拉晶体管，所述进位用上拉晶体管响应于所述第一节点的控制，输出所述任意一个时钟信号作为进位信号，其中所述输出单元提供所述扫描信号和所述进位信号的至少之一作为下述输出的至少之一:至少一个在后级的在前输出和至少一个在前级的在后输出。
[0021]在所述扫描用上拉晶体管的栅极电极与源极电极之间可形成有第一电容器，以放大所述扫描用上拉晶体管的栅极电极的电压;在所述进位用上拉晶体管的栅极电极与源极电极之间可形成有第二电容器，以放大所述进位用上拉晶体管的栅极电极的电压。
[0022]所述扫描输出单元还可包括扫描用下拉晶体管，所述扫描用下拉晶体管响应于所述第二节点的控制，输出所述第一栅极截止电压作为所述扫描信号;所述进位输出单元还可包括进位用下拉晶体管，所述进位用下拉晶体管响应于所述第二节点的控制，输出第二栅极截止电压作为所述进位信号。
[0023]所述第一节点控制器可包括:置位部，所述置位部用于响应于第一控制端子的逻辑状态，利用置位电压将所述第一节点充电;复位部，所述复位部用于响应于第二控制端子的逻辑状态，通过第一复位电压将所述第一节点放电；和噪声清除部，所述噪声清除部用于响应于所述第二节点的逻辑状态，通过第二复位电压将所述第一节点放电，其中:起始脉冲或者从任意一个在前级输出的在前扫描信号或在前进位信号被提供至所述第一控制端子，高电压或者所述在前扫描信号或在前进位信号被提供作为所述置位电压，并且复位脉冲或者从任意一个在后级输出的在后扫描信号或在前进位信号被提供至所述第二控制端子，并且低电压被提供作为所述复位电压。
[0024]所述第二节点控制器可包括反相器，所述反相器用于响应于所述第一节点的控制，将所述第二节点控制为具有与所述第一节点的逻辑状态相反的逻辑状态。
[0025]所述噪声清除部可包括:用于响应于所述第二节点的逻辑状态，通过所述第二复位电压将所述第一节点放电的晶体管;或者所述噪声清除部可包括:第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管串联连接在所述第一节点与所述第二复位电压的供给端子之间，并且所述第一晶体管和所述第二晶体管用于根据所述第二节点的逻辑状态，通过所述第二复位电压将所述第一节点放电；和第三晶体管，所述第三晶体管用于根据所述第一节点的逻辑状态，将具有高逻辑值的偏移电压提供至所述第一晶体管与所述第二晶体管之间的连接节点，其中所述第一复位电压和所述第二复位电压为相同或不同，所述第一复位电压与所述第一栅极截止电压相同或不同，并且所述第二复位电压与所述第二栅极截止电压相同或不同。
[0026]所述遮光层可包括第一遮光层到第三遮光层中的至少一个，其中:所述第一遮光层与下述晶体管的至少之一交叠:所述扫描用上拉晶体管、所述进位用上拉晶体管、以及所述晶体管单元中用于控制所述第一节点和所述第二节点的至少之一的充电的晶体管，所述第二遮光层与下述晶体管的至少之一交叠:所述扫描用下拉晶体管、所述进位用下拉晶体管、以及所述晶体管单元中用于控制所述第一节点和所述第二节点的至少之一的放电的晶体管，并且所述第三遮光层与所述晶体管单元中的不与所述第一遮光层和所述第二遮光层交叠的至少一个晶体管交叠。
[0027]每个级的扫描输出节点、进位输出节点和所述第一节点的电压中的至少一个可被施加至所述第一遮光层，所述第一复位电压、所述第二复位电压、所述第一栅极截止电压和所述第二栅极截止电压中的至少一个被施加至所述第二遮光层，并且所述第三遮光层处于浮置状态。
[0028]所述第三遮光层可与所述扫描输出单元的扫描用上拉晶体管交叠。
[0029]所述第一遮光层可连接至属于一些其他级的第一遮光层，并且所述第三遮光层直接连接至属于一些其他级的第三遮光层，或者通过其他导电层连接至属于一些其他级的第三遮光层。
[0030]所述晶体管单元的每一个晶体管可以是包括由氧化物半导体形成的有源层的氧化物晶体管，并且所述遮光层可位于所述晶体管单元的至少一个晶体管的上表面或下表面。
[0031]具有所述遮光层的所述至少一个晶体管还可包括桥接电极，所述桥接电极将施加至所述晶体管的电压中的至少一个或者从外部单独提供的电压提供至所述遮光层。
[0032]在本发明的另一个方面中，提供一种显示装置，所述显示装置包括上述移位寄存器，其中所述显示装置使用所述移位寄存器驱动显示面板的栅极线。
[0033]应当理解，本发明前面的大体性描述和下面的详细描述都是例示性的和解释性的，旨在对要求保护的本发明提供进一步的解释。
【附图说明】
[0034]给本发明提供进一步理解并且并入本申请组成本申请一部分的附图图解了本发明的实施方式，并与说明书一起用于解释本发明的原理。在附图中:
[0035]图1是图解由于光而导致的一般氧化物晶体管的阈值电压的变化的图表；
[0036]图2是示意性图解根据本发明一个实施方式的显示装置的框图；
[0037]图3是示意性图解用作图2中所示的栅极驱动器的移位寄存器的框图；
[0038]图4A到4C是示例性地图解在图3中所示的一个级上形成遮光层的区域的示图；
[0039]图5A和5B是图解根据本发明一个实施方式的氧化物晶体管的剖面图和等效电路图；
[0040]图6是按顺序图解图5A中所示的氧化物晶体管的制造方法的流程图；
[0041]图7是图解根据本发明一个实施方式的移位寄存器的一个级的电路图；
[0042]图8A和8B是图解图7中所不的遮光晶体管的各个不例的电路图；
[0043]图9是图解根据本发明另一个实施方式的移位寄存器的一个级的电路图；
[0044]图10是图解图9中所示的级的驱动波形的示图；
[0045]图11是图解根据本发明再一个实施方式的移位寄存器的一个级的电路图；
[0046]图12是图解根据本发明又一个实施方式的移位寄存器的一个级的电路图；
[0047 ]图13A到13C是图解图12中所示的反相器的各个示例的电路图；
[0048]图14是图解根据本发明又一个实施方式的移位寄存器的一个级的电路图；
[0049]图15是图解根据本发明进一步的实施方式的移位寄存器的一个级的电路图；以及
[0050]图16是图解根据本发明再进一步的实施方式的移位寄存器的一个级的电路图。
【具体实施方式】
[0051]现在将详细描述本发明的优选实施方式，附图中图解了这些实施方式的示例。尽可能地在整个附图中使用相同的参考标记表示相同或相似的部分。在本发明下面的描述中，当对本文涉及的已知功能或构造的详细描述可能导致本发明的主题不清楚时，将省略此详细描述。
[0052]图2是示意性图解根据本发明一个实施方式的显示装置的框图。
[0053]图2中所示的显示装置包括显示面板10、数据驱动器30和时序控制器40，显示面板10包括像素阵列PA和栅极驱动器20。
[0054]显示面板10通过布置成矩阵的像素阵列PA显示图像。像素阵列PA的每个像素通过红色(R)子像素、绿色(G)子像素和蓝色(B)子像素的组合呈现期望的颜色，并且每个像素可附加地包括用于提高亮度的白色(W)子像素。每个子像素由薄膜晶体管单独驱动。
[0055]液晶显示器(IXD)、有机发光二极管(OLED)或电泳显示器(EPD)可用作显示面板
10。下文中，将示例性地图解采用IXD的显示面板10。
[0056]如果LCD用作显示面板10，则像素阵列PA的每个子像素包括连接至栅极线GL和数据线DL的薄膜晶体管TFT、以及并联连接在薄膜晶体管TFT与公共线CL之间的液晶电容器Clc和存储电容器Cst。液晶电容器Clc被充入在通过薄膜晶体管TFT提供至像素电极的数据信号与通过公共线CL提供至公共电极的公共电压之间的差电压，并且根据充入的电压驱动液晶，因而控制光学透射率。存储电容器Cst稳定地保持对液晶电容器Clc充电的电压。如在扭曲向列(TN)模式或垂直取向(VA)模式中，液晶层被垂直电场驱动，或者如在面内切换(IPS)模式或边缘场切换(FFS)模式中，液晶层被水平电场驱动。
[0057]栅极驱动器20是嵌入显示面板10的非显示区域中的面板内栅极(GIP)型，并且栅极驱动器20包括与像素阵列PA的TFT阵列一起形成在基板上的多个氧化物晶体管。特别是，栅极驱动器20可包括遮光层，遮光层形成在包括氧化物晶体管的晶体管单元的区域的一些部分处，因而可防止由于光导致的电流泄漏和劣化，由此增加输出稳定性。
[0058]嵌入的栅极驱动器20包括如图3中所示的移位寄存器，并且响应于来自时序控制器40的栅极控制信号，依次或者通过隔行扫描方法(interlacing method)驱动像素阵列PA的栅极线GL。栅极驱动器20在每条栅极线GL的扫描时间提供栅极导通电压(栅极高电压)的扫描脉冲，从而激活相应栅极线GL，并且在其余时间提供栅极截止电压(栅极低电压)，从而禁用相应栅极线GL。嵌入的栅极驱动器20可形成在像素阵列PA的一侧或两侧上。
[0059]可在时序控制器40与栅极驱动器20之间附加地设置电平移位器(未示出)。电平移位器执行从来自时序控制器40的栅极控制信号，即起始脉冲和多个时钟的晶体管-晶体管逻辑(TTL)电压到用于驱动显示面板10的TFT的栅极高电压(Vgh)和栅极低电压(Vgl)的电平移位，然后将栅极高电压(Vgh)和栅极低电压(Vgl)提供至栅极驱动器20的移位寄存器。
[0060]数据驱动器30响应于来自时序控制器40的数据控制信号将来自时序控制器40的图像数据提供至显示面板10的多条数据线DL。数据驱动器30使用来自伽马电压发生器(未示出)的伽马电压将来自时序控制器40的数据转换为模拟数据信号，并且每当驱动每条栅极线GL时数据驱动器30将数据信号提供至数据线DL。数据驱动器30可包括至少一个数据1C，数据驱动器30可安装在诸如载带封装(TCP)、覆晶薄膜(COF)或柔性印刷电路(FPC)之类的电路膜上并且通过带式自动接合(TAB)附接至液晶面板100，或者数据驱动器30可通过玻上芯片(COG)方法安装在显示面板10上。
[0061]多个同步信号与从外部主机提供的图像数据一起由时序控制器40接收。同步信号可包括点时钟和数据使能信号并可进一步包括水平同步信号和垂直同步信号。为了提高图像质量或降低功耗，时序控制器40使用各种数据处理方法修正从主机接收的数据，然后将修正后的数据输出至数据驱动器30。
[0062]时序控制器40使用同步信号产生用于控制数据驱动器30的驱动时序的数据控制信号和用于控制栅极驱动器20的驱动时序的栅极控制信号。数据控制信号包括:用于控制数据信号的锁存的源极起始脉冲和源极时钟、用于控制数据信号的极性的极性控制信号、以及用于控制数据信号的输出时段的源极输出使能信号。栅极控制信号包括:用于控制扫描脉冲的产生的栅极起始脉冲和栅极时钟、以及用于控制扫描脉冲的输出时段的栅极输出使能信号。
[0063]图3是示意性图解用于图2中所示的栅极驱动器的移位寄存器的框图。
[0064]图3中所示的移位寄存器包括晶体管(TFT)单元和线单元，晶体管(TFT)单元包括分别驱动多条栅极线GL1到GLn的多个级ST1到STn，线单元包括提供多个时钟信号的多条时钟线22和提供多个电压的多条电源线24。或者，移位寄存器包括多个级，多个级分别连接至显示面板的多条栅极线以输出各个扫描信号，其中每个级包括:传输线单元，传输线单元包括提供多个时钟信号的多条时钟线和提供多个电源电压的多条电源线；和晶体管单元，晶体管单元包括多个晶体管。
[0065]具有相位差的多个时钟信号通过各条时钟线22提供至移位寄存器。时钟信号被交替提供，使得至少一个时钟信号被提供至每一级。
[0066]级ST1到STn的每一个响应于来自在前级的任意一个的在前输出或起始脉冲的控制被置位，并且响应于来自在后级的任意一个的在后输出或复位脉冲的控制被复位。
[0067]晶体管(TFT)单元中包括的级ST 1到STn的每一个包括多个氧化物晶体管。为了防止由于光导致的有源层的劣化，晶体管(TFT)单元包括遮光层，遮光层与每个级的至少一部分区域，g卩，每个级的一些晶体管交叠，以防止光引入到有源层中。[0〇68]图4A到4C是示例性地图解在图3中所示的一个级上形成遮光层的区域的示图。 [〇〇69] 参照图4A、4B和4C，在一个级STi的晶体管(TFT)单元处形成具有指定区域的至少一个遮光层SL或SL1/SL2。遮光层SL或SL1/SL2可与形成晶体管的层分开地位于晶体管的上表面或下表面并且延伸至另一级的晶体管(TFT)单元。与遮光层SL或SL1/SL2交叠的晶体管的沟道区域被包括在遮光层SL或SL1/SL2的区域中，从而不暴露于光。
[0070] 电压可施加至遮光层SL或SL1/SL2。每级STi的遮光层SL或SL1/SL2可连接至至少一条电源线，可连接至至少一条时钟线，可连接至输出线，或者可连接至多个晶体管中的至少一个晶体管的源极电极、漏极电极或栅极电极，因而接收相应电压。如图4B中示例性所示，施加至形成在一个级STi上的不同遮光层SL1和SL2的电压可以相同或不同。为了向遮光层SL1和SL2施加电压，遮光层SL1和SL2可通过桥接电极(连接电极)连接至移位寄存器的配线、晶体管的电极或其延伸线。
[0071]图5A和5B是图解根据本发明一个实施方式的氧化物晶体管的剖面图和等效电路图。[〇〇72]图5A中所示的氧化物晶体管包括位于基板SUB上的遮光层SL;位于基板SUB上覆盖遮光层SL的缓冲层BUF;位于缓冲层BUF上的有源层ACT;堆叠在有源层ACT上的栅极绝缘膜 GI和栅极电极GE;在缓冲层BUF上覆盖栅极电极GE、栅极绝缘膜GI和有源层ACT的层间介电膜ILD;位于层间介电膜ILD上并且通过穿过层间介电膜ILD形成的接触孔CH1和CH2连接至有源层ACT的源极电极SE和漏极电极DE;以及在层间介电膜ILD上覆盖源极电极SE和漏极电极DE的钝化层PAS。[〇〇73]遮光层SL阻挡从基板SUB的外部入射的光，因而防止光引入到由氧化物半导体形成的有源层ACT中。为此目的，遮光层SL具有比有源层ACT大的面积，使得有源层ACT包括在遮光层SL所处的区域中。遮光层SL是具有指定导电率并且由金属或半导体形成的不透明薄膜。
[0074] 可选择地，遮光层SL可位于氧化物晶体管的上表面上，S卩，位于钝化层PAS上。
[0075]如图5B中示例性所示，氧化物晶体管可表示为一等效电路，该等效电路包括栅极电极GE、源极电极SE、漏极电极DE、以及与源极电极SE和漏极电极DE之间的沟道平行设置并且面对栅极电极GE的遮光层SL。[〇〇76]下文中，如图5B中示例性所示包括遮光层SL的氧化物晶体管可简称为遮光晶体管。
[0077]为了向遮光层SL施加具体电压，如图5A中示例性所示，氧化物晶体管可进一步包括穿过钝化层PAS、层间介电膜ILD和缓冲层BUF形成的接触孔CH3、以及位于钝化层PAS上并且通过接触孔CH3连接至遮光层SL的桥接电极BE(或连接电极)。桥接电极BE连接至移位寄存器的配线、TFT的电极或其延伸线。
[0078]图6是按顺序图解图5A中所示的氧化物晶体管的制造方法的流程图。下文中，将参照图5A描述图6中所示的氧化物晶体管的制造方法。[〇〇79] 通过第一掩模工艺在基板SUB上形成遮光层SL或遮光半导体层(步骤S2)。[〇〇8〇]遮光层SL是具有指定导电率并且由金属或半导体形成的不透明薄膜。作为半导体，可使用作为具有相似导电率和光学吸收系数的介电材料的硅(Si)、锗(Ge)和硅锗 (SiGe)中的任意一种半导体材料。如果使用半导体，则遮光层SL可由包括具有较高遮光率的锗(Ge)的半导体材料形成。遮光层SL通过吸收外部光或内部光防止光引入到由氧化物半导体形成的有源层ACT中。在基板SUB上形成遮光层SL之后，通过使用第一掩模执行光刻和蚀刻将遮光层SL图案化，使得遮光层SL保留在指定区域中。[0081 ] 通过第二掩模工艺在基板SUB上形成缓冲层BUF，从而覆盖遮光层SL，并且在缓冲层BUF上形成有源层(步骤S4)。[〇〇82]缓冲层BUF形成在上面形成有遮光层SL的基板SUB上。缓冲层BUF用于保护通过随后工艺形成的有源层ACT免受杂质比如从基板SUB泄漏的碱离子的影响。缓冲层BUF由选择性地使用二氧化硅(Si02)和硅氮化物(SiNx)的绝缘材料形成。
[0083]之后，在缓冲层BUF上形成氧化物半导体层之后，通过使用第二掩模执行光刻和蚀刻将氧化物半导体层图案化，从而形成与遮光层SL交叠的有源层ACT。可通过使用非晶氧化锌复合物半导体，特别是a-1GZO半导体(S卩，氧化镓(Ga2〇3)、氧化铟(In2〇3)和氧化锌(ZnO) 的复合靶)的溅射形成氧化物半导体层，或者可通过化学气相沉积形成氧化物半导体层。在氧化物半导体层的图案化之前，可通过用于去除氢(?和H)或氢氧离子((MT)的脱水工艺进一步执行热处理。[〇〇84]通过第三掩模工艺可在有源层ACT上形成作为堆叠结构的栅极绝缘膜GI和栅极电极GE (步骤S6)。[〇〇85]在有源层ACT上依次形成栅极绝缘膜GI和栅极金属层之后，通过使用第三掩模执行光刻和蚀刻将栅极绝缘膜GI和栅极金属层图案化，从而形成栅极电极GE和与栅极电极GE 具有相同图案的栅极绝缘膜GI。栅极绝缘膜GI选择性地使用二氧化硅(Si02)和硅氮化物 (31仏)。作为栅极金属层，可使用选自由铜(〇1)、钼(11〇)、铝以1)、铬(0)、金(411)、钛(1^)、 镍(Ni)、钕(Nd)、钽(Ta)和钨(W)所构成的集合中的一种，或者可使用选自上述集合的金属和/或其合金形成的多层堆叠结构。[〇〇86]通过第四掩模工艺在缓冲层BUF上形成覆盖栅极电极GE、栅极绝缘膜GI和有源层 ACT的层间介电膜ILD，并且形成穿过层间介电膜ILD形成的接触孔CH1和CH2 (步骤S8)。
[0087]在缓冲层BUF上形成层间介电膜ILD从而覆盖栅极电极GE、栅极绝缘膜GI和有源层 ACT之后，通过使用第四掩模执行光刻和蚀刻形成接触孔CH1和CH2,接触孔CH1和CH2用于分别暴露有源层ACT的源极区域和漏极区域。层间介电膜ILD由二氧化硅(Si02)、硅氮化物 (SiNx)或其堆叠结构形成。[〇〇88]通过第五掩模工艺在层间介电膜ILD上形成源极电极SE和漏极电极DE(步骤S10)。
[0089]在层间介电膜ILD上形成源极/漏极金属层之后，通过使用第五掩模执行光刻和蚀刻将源极/漏极金属层图案化，从而形成源极电极SE和漏极电极DE。源极电极SE通过第一接触孔CH1连接至有源层ACT的源极区域，漏极电极DE通过第二接触孔CH2连接至有源层ACT的漏极区域。源极/漏极金属层可由选自由铜(Cu)、钼(Mo)、铝(A1)、铬(Cr)、金(Au)、钛(Ti)、 镍(Ni)和钕(Nd)所构成的集合中的任意一种或其合金形成。
[0090]通过第六掩模工艺在层间介电膜ILD上形成覆盖源极电极SE和漏极电极DE的钝化层PAS，并且形成接触孔CH3 (步骤S12)。
[0091]在层间介电膜ILD上形成钝化层PAS从而覆盖源极电极SE和漏极电极DE之后，通过使用第六掩模执行光刻和蚀刻形成接触孔CH3。接触孔CH3穿过钝化层PAS、层间介电膜ILD 和缓冲层BUF形成并且暴露遮光层SL的连接区域。在此，进一步形成穿过钝化层PAS形成从而暴露源极电极SE或漏极电极DE的接触孔(未示出)或穿过钝化层PAS和层间介电膜ILD形成从而暴露栅极电极GE的接触孔(未示出)。钝化层PAS由二氧化硅(Si02)、硅氮化物(SiNx) 或其堆叠结构形成。[〇〇92]通过第七掩模工艺在钝化层PAS上形成桥接电极BE(步骤S14)。[〇〇93]通过在钝化层PAS上形成由氧化铟锡(IT0)或氧化铟锌(IZ0)形成的透明导电层并且之后通过使用第七掩模执行光刻和蚀刻将透明导电层图案化，形成桥接电极BE。桥接电极BE可与(图2中的)像素阵列PA的各个像素的像素电极的形成同时形成，并且可通过接触孔CH3连接至遮光层SL并通过其他接触孔(未示出)连接至栅极电极GE、源极电极SE、漏极电极DE和其他配线(电源线、时钟线、输出线、节点等)。
[0094]图7是图解根据本发明一个实施方式的移位寄存器的任意一个级的电路图。
[0095]图7中所示的移位寄存器的任意一个级STi包括响应于第一节点Q的逻辑状态提供输出电压Vout的输出单元0B、以及控制第一节点Q的充电和放电的第一节点控制器NC1。 [〇〇96]输出单元0B包括上拉晶体管Tup，上拉晶体管Tup响应于第一节点Q的控制提供时钟信号CLKa作为输出电压Vout。输出电压Vout作为扫描脉冲被提供至相应栅极线并且作为用于控制其他级的充电和放电的进位信号被提供。
[0097]第一节点控制器NC1包括:置位部的第一晶体管T1，第一晶体管T1响应于第一控制端子的逻辑状态，例如来自在前级的在前输出PRE利用高电压VDD或在前输出PRE将第一节点Q充电；复位部的第二晶体管T2,第二晶体管T2响应于第二控制端子的逻辑状态，例如来自在后级的在后输出NXT，通过低电压VSS，即复位电压将第一节点Q放电。如果相应的级STi 是第一级ST，则代替在前输出PRE提供起始脉冲Vst。如果相应的级STi是最后一级，则代替在后输出NXT提供复位脉冲Vrst。[〇〇98]在第一时段通过响应于来自在前级的在前输出PRE或起始脉冲Vst而导通的第一晶体管T1将第一节点Q初步充电之后，在第二时段第一节点Q通过截止的第一晶体管T1和第二晶体管T2浮置在充电状态中。在此，时钟信号CLKa的栅极导通电压(栅极高电压)被提供至上拉晶体管Tup的漏极电极，第一节点Q的电压被上拉晶体管Tup的栅极电极与源极电极之间的电容器(未示出)放大，因而上拉晶体管Tup稳定地导通并且输出时钟信号CLKa的栅极导通电压作为输出电压Vout。[〇〇99]之后，在第三时段，通过第一节点Q的浮置而保持导通状态的上拉晶体管Tup输出时钟信号CLKa的栅极截止电压(栅极低电压)作为输出电压Vout。
[0100]之后，第一节点Q被响应于来自在后级的在后输出NXT或复位脉冲Vrst而导通的第二晶体管T2放电，上拉晶体管Tup截止，因而输出电压Vout保持栅极截止电压。
[0101]图7中所示的移位寄存器的级STi包括遮光层，遮光层与晶体管T1、T2和Tup的至少之一交叠，从而阻挡光。就是说，级STi的晶体管Tl、T2和Tup的至少之一形成为图8A和8B中所示的遮光晶体管。
[0102]例如，在图7的晶体管T1、T2和Tup之中，控制第一节点Q的放电的第二晶体管T2可形成为遮光晶体管。原因是，根据电路分析，第二晶体管T2的漏电流对输出波形有很大影响。就是说，当由于光而产生第二晶体管T2的电流泄漏和劣化时，第一节点Q被放电，上拉晶体管Tup处于不稳定的导通状态或者截止，因而产生输出误差。因此，如果一个级STi的至少第二晶体管T2形成为遮光晶体管，以防止第二晶体管T2的电流泄漏和劣化，则可防止第一节点Q不必要的放电，可增强输出稳定性。[〇1 〇3 ] 参照图8A和8B，遮光晶体管可被用于，如图8A中示例性所示遮光层SL浮置，或者如图8B中示例性所示向遮光层SL施加指定电压Vsl。当向遮光层SL施加指定电压Vsl时，由于场效应，阈值电压Vth可在正值方向上移动，结果，可进一步防止漏电流并可进一步增强输出稳定性。施加至遮光层SL的具体电压Vsl可以是施加至级STi的多个电源电压之一或者可以是施加至多个晶体管的一个电极(节点)的电压。
[0104]图9是图解根据本发明另一个实施方式的移位寄存器的任意一个级的电路图。 [〇1〇5]与图7中所示的实施方式相比，在图9所示的实施方式中，输出单元0B附加地包括被第二节点QB控制的下拉晶体管Tdn，第一节点控制器NC1附加地包括被第二节点QB控制的噪声清除部的第三晶体管T3,并且附加地设置控制第二节点QB的第二节点控制器NC2。 [〇1〇6]添加至输出单元0B的下拉晶体管Tdn响应于第二节点QB的控制，提供低电压VSS， 即栅极截止电压作为输出电压Vout。
[0107]添加至第一节点控制器NC1的噪声清除部的第三晶体管T3与第二晶体管T2并联连接在第一节点Q与低电压VSS，即复位电压的供给线之间。第三晶体管T3响应于第二节点QB 的控制，通过低电压VSS将第一节点Q放电。由此，当第一节点Q为逻辑低时，第三晶体管T3去除由于提供至上拉晶体管Tup的时钟信号CLKa的耦合而对第一节点Q诱发的噪声。
[0108]第二节点控制器NC2包括:第四晶体管T4,第四晶体管T4响应于第三时钟信号 CLK3,利用高电压VDD将第二节点QB充电；第五晶体管T5,第五晶体管T5响应于在前进位信号CRp，通过低电压VSS将第二节点QB放电；以及第六晶体管T6，第六晶体管T6响应于第一节点Q的控制，通过低电压VSS将第二节点QB放电。
[0109]可选择地，第二节点控制器NC2的第四晶体管T4可具有其中漏极电极和栅极电极连接至高电压VDD的供给线的二极管结构。
[0110]图9中所示的晶体管T1到T6、Tup和Tdn的至少之一形成为附加地包括遮光层的遮光晶体管。
[0111]例如，在图9中所示的晶体管T1到T6、Tup和Tdn之中，用于控制第一节点Q的放电的至少第二晶体管T2和第三晶体管T3形成为遮光晶体管。原因是，当由于光而产生第二晶体管T2和第三晶体管T3的电流泄漏和劣化时，第一节点Q被放电，上拉晶体管Tup处于不稳定的导通状态或者截止，因而产生输出误差。因此，如果一个级STi的至少第二晶体管T2和第三晶体管T3形成为遮光晶体管，以防止第二晶体管T2和第三晶体管T3的电流泄漏和劣化， 则可防止第一节点Q不必要的放电，可增强输出稳定性。此外，第一晶体管T1可形成为遮光晶体管。
[0112]图10是图解图9中所示的级的驱动波形的示图。
[0113]下文中，将参照图10详细描述图9中所示的级的驱动。在各个时段没有另外描述的晶体管处于截止状态。
[0114]在第一时段tl，第一节点Q通过响应于在前输出PRE或起始脉冲Vst而导通的第一晶体管T1初步充电，并且第二节点QB通过响应于在前输出PRE或起始脉冲Vst而导通的第五晶体管T5而保持放电状态。
[0115]在第二时段t2,第一节点Q通过截止的第一晶体管T1浮置在充电状态。在此，第一时钟信号CLK1的栅极导通电压(栅极高电压)提供至上拉晶体管Tup的漏极电极，第一节点Q 的电压被上拉晶体管Tup的栅极电极与源极电极之间的电容器(未示出)放大，因而上拉晶体管Tup稳定地导通并且输出第一时钟信号CLK1的栅极导通电压作为输出电压Vout。在此， 第六晶体管T6通过第一节点Q的控制而导通并且保持第二节点QB的放电状态。
[0116]在第三时段t3,通过第一节点Q的浮置而保持导通状态的上拉晶体管Tup输出时钟信号CLKa的栅极截止电压作为输出电压Vout。
[0117]在第四时段t4,第一节点Q被响应于在后输出NXT或复位脉冲Vrst而导通的第二晶体管T2放电，因而上拉晶体管Tup截止。在此，第六晶体管T6通过第一节点Q的控制而截止， 因而第二节点QB通过被第三时钟信号CLK3或高电压VDD导通的第四晶体管T4进行充电。由此，下拉晶体管Tdn通过充电的第二节点QB的控制而导通，因而输出低电压VSS，即栅极截止电压作为输出电压Vout。
[0118]可通过形成为遮光晶体管的第二晶体管T2和第三晶体管T3防止第一节点Q在第二时段t2和第三时段t3不必要的放电，由此增强输出电压Vout的稳定性。
[0119]图11是图解根据本发明再一个实施方式的移位寄存器的任意一个级的电路图。
[0120]图11中所示的实施方式与图7中所示的在前实施方式的区别在于，附加地设置被第一节点Q控制的进位输出单元〇Bc，因而输出单元被划分为扫描输出单元OBs和进位输出单元OBc。
[0121]扫描输出单元OBs包括扫描用上拉晶体管Tup-S，扫描用上拉晶体管Tup-S响应于第一节点Q的控制，输出时钟信号(或时钟脉冲)CLKa作为扫描脉冲SP。进位输出单元OBc包括进位用上拉晶体管Tup-C，进位用上拉晶体管Tup-C响应于第一节点Q的控制，输出时钟信号(或时钟脉冲)CLKa作为进位信号CR。从进位输出单元OBc输出的进位信号CR作为在后级的在前输出PRE被提供或作为在前级的在后输出NXT被提供。由此，进位信号CR的输出节点和扫描脉冲SP的输出节点彼此分开，因而进位信号CR的负载减小并且用于控制在前级和在后级的充电和放电的进位信号CR的延迟减小。
[0122]图11中所示的多个晶体管Tl、T2、Tup_C和Tup-S的至少之一形成为附加地包括遮光层的遮光晶体管。
[0123]例如，在图11中所示的晶体管Tl、T2、Tup-C和Tup-S之中，用于控制第一节点Q的放电的至少第二晶体管T2可形成为遮光晶体管，此外，进位用上拉晶体管Tup-C或扫描用上拉晶体管Tup-S可形成为遮光晶体管。
[0124]如果进位用上拉晶体管Tup-C或扫描用上拉晶体管Tup-S形成为遮光晶体管，则进位信号CR或扫描脉冲(或扫描信号)SP可施加至其遮光层，或者第一节点Q的电压可施加至其遮光层。由此，进位用上拉晶体管Tup-C或扫描用上拉晶体管Tup-S的阈值电压可通过施加至其遮光层的电压被调整为具有正值，因而可更大幅地增强输出稳定性。
[0125]图12是图解根据本发明又一个实施方式的移位寄存器的任意一个级的电路图。
[0126]与图11中所示的实施方式相比，在图12所示的实施方式中，进位输出单元OBc进一步包括被第二节点QB控制的进位用下拉晶体管Tdn-C，扫描输出单元OBs进一步包括被第二节点QB控制的扫描用下拉晶体管Tdn-S，并且进一步设置有第二节点控制器NC2,第二节点控制器NC2包括连接在第一节点Q与第二节点QB之间的反相器INV。
[0127]扫描输出单元OBs的扫描用下拉晶体管Tdn-S响应于第二节点QB的控制，提供第一低电压VSS0作为扫描脉冲(或扫描信号)SP的第一栅极截止电压。
[0128]进位输出单元OBc的进位用下拉晶体管Tdn-C响应于第二节点QB的控制，提供第二低电压VSS1作为进位信号CR的第二栅极截止电压。从进位输出单元OBc输出的进位信号CR 作为在后级的在前输出PRE被提供并作为在前级的在后输出NXT被提供。作为第一节点控制器NC1的复位部的第二晶体管T2响应于在后进位信号CRn，通过第三低电压VSS2,即复位电压将第一节点Q放电。
[0129]第二节点控制器NC2的反相器INV响应于第一节点Q的控制，将与第一节点Q的电压相反的高电压VH或低电压VL提供至第二节点QB。[〇13〇]高电压VDD和VH可以相同或不同。低电压VSS0、VSS1、VSS2和VL可以相同或不同。
[0131]图12中所示的多个晶体管的至少之一可形成为附加地包括遮光层的遮光晶体管。
[0132]例如，在图12中，第二晶体管T2可形成为遮光晶体管，或者连接至低电压VSS0、 VSS1、VSS2和VL的晶体管可形成为遮光晶体管。施加至晶体管单元的电压中的至少一个可被施加至遮光晶体管，或者可向遮光晶体管施加单独的电压。
[0133]图13A到13C是图解图12的各个示例的电路图。
[0134]根据图13A中所示一个实施方式的反相器INV包括:第1-1晶体管T11，第1-1晶体管 T11具有连接在高电压VH的供给线与第二节点QB之间的二极管结构;和第1-2晶体管T12,第 1-2晶体管T12响应于第一节点Q的控制，将低电压VL提供至第二节点QB。
[0135]当第1-2晶体管T12由于第一节点Q的放电状态而截止时，第二节点QB通过导通的第1-1晶体管T11被充入高电压VH。当第1-2晶体管T12通过第一节点Q的充电状态导通时，即使具有二极管结构的第1-1晶体管T11导通，第二节点QB仍通过第1-2晶体管T12被低电压VL 放电。为此目的，第1-2晶体管T12具有比第1-1晶体管T11大的沟道宽度。
[0136]在根据图13A中所示的实施方式的反相器INV中，第1-1晶体管T11和第1-2晶体管 T12的至少之一可形成为遮光晶体管。
[0137]根据图13B中所示另一个实施方式的反相器INV包括第2-1晶体管T21到第2-4晶体管 T24。
[0138]第2-1晶体管T21具有连接在高电压VH的供给线与公共节点CN之间的二极管结构。 第2-2晶体管T22响应于第一节点Q的控制，通过低电压VL将公共节点CN放电。第2-3晶体管 T23响应于公共节点CN的控制，利用高电压VH将第二节点QB充电。第2-4晶体管T24响应于第一节点Q的控制，通过低电压VL将第二节点QB放电。
[0139]当第2-2晶体管T22和第2-4晶体管T24通过第一节点Q的放电状态而截止时，公共节点CN通过导通的第2-1晶体管T21被充入高电压VH，并且第二节点QB经由通过公共节点CN 的控制而导通的第2-3晶体管T23被充入高电压VH。当第2-2晶体管T22和第2-4晶体管T24通过第一节点Q的充电状态而导通时，即使具有二极管结构的第2-1晶体管T21导通，公共节点 CN仍通过导通的第2-2晶体管T22被低电压VL放电，第2-3晶体管T23通过公共节点CN的控制而截止，因而第二节点QB通过导通的第2-4晶体管T24被低电压VL放电。为此目的，第2-2晶体管T22具有比第2-1晶体管T21大的沟道宽度。[〇14〇]在根据图13B中所示的实施方式的反相器INV中，第2-2晶体管T22、第2-3晶体管 T23和第2-4晶体管T24可形成为遮光晶体管，或者连接至低电压VL的第2-2晶体管T22和第 2-4晶体管T24可形成为遮光晶体管。
[0141]根据图13C中所示再一个实施方式的反相器INV包括第3-1晶体管T31、第3-2晶体管T32和电容器Ci。
[0142]电容器Ci将一个时钟信号CLKi提供至第二节点QB。第3-1晶体管T31响应于第一节点Q的控制，通过低电压VL将第二节点QB放电。第3-2晶体管T32响应于第二节点QB的控制， 将第一节点Q连接至用于输出扫描脉冲SP的输出节点。
[0143]在根据图13C中所示的实施方式的反相器INV中，连接至低电压VL的第3-1晶体管 T31可形成为遮光晶体管。
[0144]图14是图解根据本发明又一个实施方式的移位寄存器的任意一个级的电路图。
[0145]与图12中所示的实施方式相比，在图14所示的实施方式中，第一节点控制器NC1附加地包括被第二节点QB控制的噪声清除部的第三晶体管T3,第二节点控制器NC2包括反相器INV，反相器INV包括第四到第七晶体管T4到T7,并且附加地设置有被在前输出PRE控制的第八晶体管T8。第三低电压VSS2,即第二复位电压施加至噪声清除部的第三晶体管T3,并且第四低电压VSS3,即第一复位电压施加至复位部的第二晶体管T2。
[0146]添加至第一节点控制器NC1的噪声清除部的第三晶体管T3响应于第二节点QB的控制，通过第三低电压VSS2将第一节点Q放电。由此，当第一节点Q为逻辑低时，第三晶体管T3 去除由于提供至上拉晶体管Tup-C和Tup-S的时钟信号CLKa的耦合而对第一节点Q诱发的噪声。第二节点控制器NC2的反相器INV包括分别对应于图13B中所示的四个晶体管T21到T24 的第四到第七晶体管T4到T7并且向第二节点QB提供高电压VH或低电压VL，从而与第一节点 Q的电压相反。添加至第二节点控制器NC2的第八晶体管T8响应于在前输出PRE，通过低电压 VL将第二节点QB放电。
[0147]第一电容器C1形成在扫描输出单元OBs的扫描用上拉晶体管Tup-S的栅极电极与源极电极之间，从而放大栅极电极的电压。第二电容器C2形成在进位输出单元OBc的进位用上拉晶体管Tup-C的栅极电极与源极电极之间，从而放大栅极电极的电压。
[0148]当第一节点Q由于第一节点控制器NC1而到达充电状态时，扫描用上拉晶体管Tup-S和进位用上拉晶体管Tup-C分别输出时钟信号CLKa作为扫描脉冲(或扫描信号)SP和进位信号CR。
[0149]当第二节点QB由于第二节点控制器NC2而到达充电状态时，扫描用下拉晶体管 Tdn-S和进位用下拉晶体管Tdn-C分别输出第一低电压VSS0和第二低电压VSS1作为扫描脉冲(或扫描信号)SP和进位信号CR。
[0150]图14中所示的多个晶体管的至少之一形成为附加地包括遮光层的遮光晶体管。
[0151]例如，设置在图14中所示的级上的遮光层可被划分为与充电用晶体管T1、T4、T5、 Tup-C和Tup-S交叠的第一遮光层SL1、以及与放电用晶体管T2、T3、T6到T8、Tdn-C和Tdn-S交叠的第二遮光层SL2。可设置第一遮光层SL1和第二遮光层SL2中的任意一个。扫描脉冲(或扫描信号)SP、进位信号CR和第一节点Q的电压中的任意一个可施加至与充电用晶体管T1、 T4、T5、Tup-C和Tup-S交叠的第一遮光层SL1。低电压￥330、￥331、￥332、￥333和￥1中的任意一个可施加至与放电用晶体管T2、T3、T6到T8、Tdn-C和Tdn-S交叠的第二遮光层SL2。
[0152]图15是图解根据本发明进一步的实施方式的移位寄存器的任意一个级的电路图。
[0153]根据图15中所示实施方式的级与根据图14中所示实施方式的级的区别在于，第一节点控制器NC1的复位部包括具有晶体管-晶体管偏移(下文中称为“TT0”)结构的噪声清除部CL，代替图14中所示的第三晶体管T3，TT0结构包括三个晶体管Ta、Tb和Tc。
[0154]此外，根据图15中所示实施方式的级与根据图14中所示实施方式的级的区别在于，以与扫描用下拉晶体管Tdn-S相同的方式将第一低电压VSS0提供至复位部的第二晶体管T2,以与进位用下拉晶体管Tdn-C相同的方式将第二低电压VSS1提供至噪声清除部CL，并且将多个低电压VL1和VL2提供至反相器INV。
[0155]噪声清除部CL串联连接在第一节点Q与第二低电压VSS1的供给线之间，并且噪声清除部CL包括:第一晶体管Ta和第二晶体管Tb，第一晶体管Ta和第二晶体管Tb响应于第二节点QB的逻辑状态利用第二低电压VSS1将第一节点Q复位;和第三晶体管Tc，第三晶体管Tc 响应于第一节点Q的逻辑状态，将具有高逻辑值的偏移电压即高偏移电压VA提供至第一晶体管Ta与第二晶体管Tb之间的连接节点。[〇156]当第二节点QB为逻辑低时噪声清除部CL的第一晶体管Ta和第二晶体管Tb截止，并且当第二节点QB为逻辑高时噪声清除部CL的第一晶体管Ta和第二晶体管Tb导通，因而通过第二低电压VSS1将第一节点Q放电并将第一节点Q复位。
[0157]当噪声清除部CL的第一晶体管Ta和第二晶体管Tb通过第二节点QB的低逻辑值截止时，第三晶体管Tc通过第一节点Q的高逻辑值导通。导通的第三晶体管Tc将高偏移电压VA 施加至第一晶体管Ta与第二晶体管Tb之间的连接节点P，即连接至第二晶体管Tb的漏极的第一晶体管Ta的源极。由此，因为第二节点QB的低电压VL2被施加至第一晶体管Ta的栅极并且高电压VA被施加至第一晶体管Ta的源极，所以栅极-源极电压Vgs具有低于阈值电压的负值，因而第一晶体管Ta完全截止。此外，即使第一晶体管Ta的阈值电压在负值方向上移动， 由于施加至源极的偏移电压VA，栅极-源极电压Vgs仍低于阈值电压，因而第一晶体管Ta完全截止。由此，可防止经由第一晶体管Ta和第二晶体管Tb的第一节点Q的漏电流。
[0158]作为施加至第三晶体管Tc的漏极的偏移电压VA，可使用高电压VDD或VH或其他DC 电压(>VL2)。[〇159]当第一节点Q为逻辑低时，第六晶体管T6和第七晶体管T7截止，而第四晶体管T4和第五晶体管T5导通，因而反相器INV利用高电压VH将第二节点QB充电。
[0160]当第一节点Q为逻辑高时，第六晶体管T6和第七晶体管T7导通，而第五晶体管T5截止，因而反相器INV通过低电压VL2将第二节点QB放电。
[0161]第一低电压VSS0可与第二低电压VSS1相同或高于第二低电压VSS1。第二低电压 VSS1可与反相器INV的第二低电压VL2相同或高于第二低电压VL2。在反相器INV中，第二低电压VL2可与第一低电压VL1相同或高于第一低电压VL1。
[0162]例如，如果第一低电压VSS0高于第二低电压VSS1(VSS1〈VSS0)，则当复位部的第二晶体管T2响应于第二低电压VSS1(S卩，在后进位信号CRn的低逻辑值)截止时，栅极-源极电压Vgs(Vgs = VSSl-VSSO)取低于阈值电压的负值，第二晶体管T2完全截止，因而即使由于劣化，阈值电压偏移到负值，仍可防止第一节点Q的漏电流。如果第二低电压VSS1(VSS1〈VSS0) 高于施加至第二节点QB的反相器INV的第二低电压￥12(￥12〈￥331〈￥330)，则被第二节点08 控制的晶体管Tdn-C和Tdn-S完全截止，因而可防止其输出端子的电流泄漏。
[0163]此外，在根据图15所示实施方式的级中，扫描用上拉晶体管Tup-S、进位用上拉晶体管Tup-C和反相器INV的第五晶体管T5分别进一步包括连接在其栅极与源极之间的电容器C1、C2和C3,从而根据施加其漏极的高逻辑值将其栅极自举。在第二节点QB与第二低电压 VSS1的端子之间以及在噪声清除部CL的连接节点P与第二低电压VSS1的端子之间可进一步设置电容器C4和C5,因而稳定地保持第二节点QB和连接节点P的电压。当然，本发明的实施方式可包括上述电容器C1到C5的至少之一。
[0164]图15中所示的多个晶体管的至少之一可形成为附加地包括遮光层的遮光晶体管。
[0165]例如，设置在图15中所示的级上的遮光层可被划分为与充电用晶体管T1、T4、T5、 Tup-C和Tup-S交叠的第一遮光层SL1、以及与放电用晶体管T2、T3、Ta到Tc、T6到T8、Tdn-C和 Tdn-S交叠的第二遮光层SL2。另外，可设置第一遮光层SL1和第二遮光层SL2中的任意一个。 扫描脉冲(或扫描信号)SP、进位信号CR和第一节点Q的电压中的任意一个可施加至与充电用晶体管1'1、了4、了5、1'即-(:和1'卯-3交叠的第一遮光层311。低电压￥330、￥331、￥11和￥12中的任意一个可施加至与放电用晶体管T2、T3、Ta到Tc、T6到T8、Tdn-C和Tdn-S交叠的第二遮光层SL2。与此不同，如在图16所示的再进一步的实施方式中所述，每个级可包括与上拉晶体管Tup-C和Tup-S交叠的第一遮光层SL1和与其余晶体管交叠的第二遮光层SL2。扫描脉冲 (或扫描信号)SP、进位信号CR和第一节点Q的电压中的任意一个可施加至第一遮光层SL1， 并且低电压VSS0、VSS1、VL1和VL2中的任意一个可施加至第二遮光层SL2。
[0166]可选择地，参照图14到16所述的第一遮光层SL1可与上述充电用晶体管T1、T4、T5、 Tup-C和Tup-S的至少之一交叠。上述第二遮光层SL2可与上述放电用晶体管T2、T3、Ta到Tc、 T6到T8、Tdn-C和Tdn-S的至少之一交叠。不与第一遮光层SL1和第二遮光层SL2交叠的晶体管中的至少一个可与处于未被施加电压的浮置状态的第三遮光层(未示出)交叠。例如，处于浮置状态的第三遮光层可与扫描输出单元〇Bs的扫描用上拉晶体管Tup-S交叠。
[0167]第一遮光层SL1可连接至属于一些其他级的第一遮光层SL1。
[0168]第三遮光层可直接连接至属于一些其他级的第三遮光层，或者通过其他导电层连接至属于一些其他级的第三遮光层。
[0169]通过上面的描述很显然，根据本发明的使用氧化物晶体管的移位寄存器及使用该移位寄存器的显示装置包括形成在移位寄存器的至少部分区域处的遮光层，并且基于晶体管的遮光作用，防止了由于外部光或内部光而产生的电流泄漏和劣化，由此增强了移位寄存器的输出稳定性。此外，电压施加至至少一部分遮光层或者遮光层被划分为多个区域以使得不同的电压施加至被划分的区域，因而由于被施加电压的遮光层的场效应以及遮光作用，通过将阈值电压调整为具有正值，可更有效地阻挡漏电流，由此增强了移位寄存器的输出稳定性并扩大了移位寄存器的正常工作区域。
[0170]根据本发明的使用氧化物晶体管的移位寄存器及使用该移位寄存器的显示装置具有如下效果。
[0171]第一，移位寄存器包括形成在移位寄存器的至少部分区域处的遮光层，并且基于晶体管的遮光作用，防止了由于外部光或内部光而产生的电流泄漏和劣化，由此增强了移位寄存器的输出稳定性。
[0172]第二，电压施加至至少一部分遮光层或者遮光层被划分为多个区域以使得不同的电压施加至被划分的区域，因而由于被施加电压的遮光层的场效应以及遮光作用，通过将阈值电压调整为具有正值，可更有效地阻挡漏电流，由此增强了移位寄存器的输出稳定性并扩大了移位寄存器的正常工作区域。
[0173]在不背离本发明的精神或范围的情况下可在本发明中进行各种修改和变化，这对于所属领域技术人员来说是显而易见的。因而，本发明旨在覆盖落入所附权利要求书的范围及其等同范围内的对本发明的修改和变化。
【主权项】
1.一种移位寄存器，所述移位寄存器包括多个级，所述多个级分别连接至显示面板的多条栅极线以输出各个扫描信号，其中每个级包括: 传输线单元，所述传输线单元包括提供多个时钟信号的多条时钟线和提供多个电源电压的多条电源线;和 晶体管单元，所述晶体管单元包括多个晶体管， 其中每个级的晶体管单元包括: 输出单元，所述输出单元包括用于响应于第一节点的控制，输出所述多个时钟信号中的任意一个时钟信号作为所述扫描信号的上拉晶体管;和 第一节点控制器，所述第一节点控制器包括用于控制所述第一节点的充电和放电的多个晶体管； 其中每个级还包括遮光层，所述遮光层与所述晶体管单元的至少一个晶体管交叠以阻挡光。2.根据权利要求1所述的移位寄存器，其中所述输出单元还包括用于响应于第二节点的控制，输出第一栅极截止电压作为所述扫描信号的下拉晶体管;并且 所述晶体管单元还包括第二节点控制器，所述第二节点控制器包括用于控制所述第二节点的充电和放电的多个晶体管。3.根据权利要求1所述的移位寄存器，其中至少一部分所述遮光层被施加电压，或者所述遮光层被划分为多个区域以使得不同的电压施加至被划分的区域。4.根据权利要求1所述的移位寄存器，其中所述遮光层由金属或半导体形成。5.根据权利要求4所述的移位寄存器，其中施加至所述晶体管单元的电压中的至少一个或者从外部提供的单独电压被施加至所述遮光层，或者所述遮光层处于浮置状态。6.根据权利要求5所述的移位寄存器，其中所述输出单元包括: 扫描输出单元，所述扫描输出单元包括扫描用上拉晶体管，所述扫描用上拉晶体管响应于所述第一节点的控制，输出所述任意一个时钟信号作为所述扫描信号;和 进位输出单元，所述进位输出单元包括进位用上拉晶体管，所述进位用上拉晶体管响应于所述第一节点的控制，输出所述任意一个时钟信号作为进位信号， 其中所述输出单元提供所述扫描信号和所述进位信号的至少之一作为下述输出的至少之一:至少一个在后级的在前输出和至少一个在前级的在后输出。7.根据权利要求6所述的移位寄存器，其中在所述扫描用上拉晶体管的栅极电极与源极电极之间形成有第一电容器，以放大所述扫描用上拉晶体管的栅极电极的电压;在所述进位用上拉晶体管的栅极电极与源极电极之间形成有第二电容器，以放大所述进位用上拉晶体管的栅极电极的电压。8.根据权利要求6所述的移位寄存器，其中所述扫描输出单元还包括扫描用下拉晶体管，所述扫描用下拉晶体管响应于所述第二节点的控制，输出所述第一栅极截止电压作为所述扫描信号;所述进位输出单元还包括进位用下拉晶体管，所述进位用下拉晶体管响应于所述第二节点的控制，输出第二栅极截止电压作为所述进位信号。9.根据权利要求6所述的移位寄存器，其中所述第一节点控制器包括: 置位部，所述置位部用于响应于第一控制端子的逻辑状态，利用置位电压将所述第一节点充电； 复位部，所述复位部用于响应于第二控制端子的逻辑状态，通过第一复位电压将所述第一节点放电；和 噪声清除部，所述噪声清除部用于响应于所述第二节点的逻辑状态，通过第二复位电压将所述第一节点放电，其中: 起始脉冲或者从任意一个在前级输出的在前扫描信号或在前进位信号被提供至所述第一控制端子， 高电压或者所述在前扫描信号或在前进位信号被提供作为所述置位电压，并且 复位脉冲或者从任意一个在后级输出的在后扫描信号或在前进位信号被提供至所述第二控制端子，并且低电压被提供作为所述复位电压。10.根据权利要求9所述的移位寄存器，其中所述第二节点控制器包括反相器，所述反相器用于响应于所述第一节点的控制，将所述第二节点控制为具有与所述第一节点的逻辑状态相反的逻辑状态。11.根据权利要求9所述的移位寄存器，其中所述噪声清除部包括: 用于响应于所述第二节点的逻辑状态，通过所述第二复位电压将所述第一节点放电的晶体管;或者 所述噪声清除部包括: 第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管串联连接在所述第一节点与所述第二复位电压的供给端子之间，并且所述第一晶体管和所述第二晶体管用于根据所述第二节点的逻辑状态，通过所述第二复位电压将所述第一节点放电；和 第三晶体管，所述第三晶体管用于根据所述第一节点的逻辑状态，将具有高逻辑值的偏移电压提供至所述第一晶体管与所述第二晶体管之间的连接节点， 其中所述第一复位电压和所述第二复位电压为相同或不同，所述第一复位电压与所述第一栅极截止电压相同或不同，并且所述第二复位电压与所述第二栅极截止电压相同或不同。12.根据权利要求11所述的移位寄存器，其中所述遮光层包括第一遮光层到第三遮光层中的至少一个，其中: 所述第一遮光层与下述晶体管的至少之一交叠:所述扫描用上拉晶体管、所述进位用上拉晶体管、以及所述晶体管单元中用于控制所述第一节点和所述第二节点的至少之一的充电的晶体管， 所述第二遮光层与下述晶体管的至少之一交叠:所述扫描用下拉晶体管、所述进位用下拉晶体管、以及所述晶体管单元中用于控制所述第一节点和所述第二节点的至少之一的放电的晶体管，并且 所述第三遮光层与所述晶体管单元中的不与所述第一遮光层和所述第二遮光层交叠的至少一个晶体管交叠。13.根据权利要求12所述的移位寄存器，其中: 每个级的扫描输出节点、进位输出节点和所述第一节点的电压中的至少一个被施加至所述第一遮光层， 所述第一复位电压、所述第二复位电压、所述第一栅极截止电压和所述第二栅极截止电压中的至少一个被施加至所述第二遮光层，并且 所述第三遮光层处于浮置状态。14.根据权利要求13所述的移位寄存器，其中所述第三遮光层与所述扫描输出单元的扫描用上拉晶体管交叠。15.根据权利要求13所述的移位寄存器，其中: 所述第一遮光层连接至属于一些其他级的第一遮光层，并且 所述第三遮光层直接连接至属于一些其他级的第三遮光层，或者通过其他导电层连接至属于一些其他级的第三遮光层。16.根据权利要求12所述的移位寄存器，其中: 所述晶体管单元的每一个晶体管是包括由氧化物半导体形成的有源层的氧化物晶体管，并且 所述遮光层位于所述晶体管单元的至少一个晶体管的上表面或下表面。17.根据权利要求16所述的移位寄存器，其中: 具有所述遮光层的所述至少一个晶体管还包括桥接电极，所述桥接电极将施加至所述晶体管的电压中的至少一个或者从外部单独提供的电压提供至所述遮光层。18.—种显示装置，所述显示装置包括根据权利要求1-17任一项所述的移位寄存器，其中所述显示装置使用所述移位寄存器驱动显示面板的栅极线。
【文档编号】G09G3/36GK106097949SQ201610274676
【公开日】2016年11月9日
【申请日】2016年4月28日 公开号201610274676.9, CN 106097949 A, CN 106097949A, CN 201610274676, CN-A-106097949, CN106097949 A, CN106097949A, CN201610274676, CN201610274676.9
【发明人】张容豪, 裵鐘旭
【申请人】乐金显示有限公司