移位寄存器单元、栅极驱动装置和显示装置的制造方法
【技术领域】
[0001]本实用新型涉及显示领域，具体涉及移位寄存器单元、包括该移位寄存器单元的栅极驱动装置、以及包括该栅极驱动装置的显示装置。
【背景技术】
[0002]目前，显示装置得到了广泛的应用。在薄膜晶体管液晶显示器TFT-1XD (Thin FilmTransistor-liquid crystal Display)中，通过栅极驱动装置对像素区域的各个薄膜晶体管的栅极提供栅极驱动信号。在G0A技术(Gate Driver on Array或者Gate On Array，阵列基板行驱动)中，在液晶显示器的阵列基板上通过阵列工艺形成栅极驱动装置，从而能够降低成本、简化工序。
[0003]在采用G0A技术形成的栅极驱动装置包括多个移位寄存器单元，每个移位寄存器单元与像素区域的薄膜晶体管的栅线连接。具体地，各个移位寄存器单元分别与按行形成的像素区域的薄膜晶体管的栅线连接，通过各个移位寄存器单元输出的驱动输出信号，对相应的行的薄膜晶体管进行导通/截止等控制。例如，在某个移位寄存器单元输出高电平的驱动输出信号时，与其连接的行的薄膜晶体管被导通。然后，被导通的行的薄膜晶体管根据数据驱动装置输出的信号而进行亮度控制。
[0004]如上，在显示装置中，在移位寄存器单元无法正常工作时，显示装置无法进行正常的显示。因此，移位寄存器单元的稳定性要求变高。
【发明内容】
[0005]本实用新型鉴于上述问题而完成，其目的在于提供一种移位寄存器单元、包括该移位寄存器单元的栅极驱动装置、以及包括该栅极驱动装置的显示装置，能够提高栅极驱动电路的稳定性，从而可靠地进行显示。
[0006]根据本实用新型的第一方面，提供一种移位寄存器单元。所述移位寄存器单元包括:输入模块，与驱动输入信号的输入端、时钟信号的输入端、上拉控制节点连接，配置来根据所述驱动输入信号和所述时钟信号来控制所述上拉控制节点的电位；上拉模块，与高电平直流信号的输入端、所述上拉控制节点、驱动输出信号的输出端连接，配置来根据所述上拉控制节点的电位对所述驱动输出信号进行上拉；第一下拉控制信号生成模块，与第一信号的输入端、所述驱动输入信号的输入端、所述上拉控制节点、第一下拉控制节点连接，配置来在所述第一信号为高电平期间，根据所述驱动输入信号、所述上拉控制节点的电位来控制所述第一下拉控制节点的电位；第二下拉控制信号生成模块，与第二信号的输入端、所述驱动输入信号的输入端、所述上拉控制节点、第二下拉控制节点连接，配置来在第二信号为高电平期间，根据所述驱动输入信号、所述上拉控制节点的电位来控制所述第二下拉控制节点的电位，其中所述第一信号与所述第二信号交替成为高电平；下拉模块，与所述第一下拉控制节点、所述第二下拉控制节点连接，配置来根据所述第一下拉控制节点的电位和所述第二下拉控制节点的电位对所述驱动输出信号进行下拉。
[0007]根据本实用新型的第二方面，提供一种栅极驱动装置。所述栅极驱动装置包括:N个如上所述的移位寄存器单元。其中，N为大于1的自然数。第η个移位寄存器单元的驱动输入信号的输入端与第η-1个移位寄存器单元的驱动输出信号的输出端连接，其中，1〈η〈=Ν。第1个移动寄存器模块的驱动输入信号的输入端与起始信号的输出端连接。
[0008]根据本实用新型的第三方面，提供一种显示装置。所述显示装置包括:显示面板；配置来对显示面板输出驱动输出信号的如上所述的栅极驱动装置。
[0009]根据本实用新型的移位寄存器单元、包括该移位寄存器单元的栅极驱动装置、以及包括该栅极驱动装置的显示装置，根据第一信号和第二信号，交替地通过第一下拉控制信号生成模块和第二下拉控制信号生成模块生成用于控制所述下拉模块的下拉控制信号，因此能够有效地避免第一下拉控制节点和第二下拉控制节点的占空比过高而导致的下拉模块的老化。由此，能够提高移位寄存器单元、栅极驱动装置和显示装置的稳定性。
【附图说明】
[0010]图1是在本实用新型中应用的直流驱动方式的移位寄存器单元的电路图。
[0011]图2是图1所示的移位寄存器单元的电路中的各个节点的波形图。
[0012]图3是本实用新型的实施方式的移位寄存器单元的功能框图。
[0013]图4是本实用新型的实施例的移位寄存器单元的具体电路图。
[0014]图5是图4所示的移位寄存器单元的电路中的节点的波形图。
[0015]图6是图4所示的移位寄存器单元的电路中的节点的波形图。
[0016]图7是本实用新型的实施方式的包括移位寄存器单元的栅极驱动装置的功能框图。
[0017]图8是本实用新型的实施方式的包括栅极驱动装置的显示装置的功能框图。
【具体实施方式】
[0018]下面，参照附图来具体说明本实用新型的实施方式。提供以下参照附图的描述，以帮助对由权利要求及其等价物所限定的本实用新型的示例实施方式的理解。其包括帮助理解的各种具体细节，但它们只能被看作是示例性的。因此，本领域技术人员将认识到，可对这里描述的实施方式进行各种改变和修改，而不脱离本实用新型的范围和精神。而且，为了使说明书更加清楚简洁，将省略对本领域熟知功能和构造的详细描述。
[0019]在本实用新型的实施方式中采用的薄膜晶体管是源极和漏极对称的，所有其源极和漏极在名称上可以互换。此外，按照薄膜晶体管的特性区分可以将薄膜晶体管分为Ν型晶体管或Ρ型晶体管。在以下的说明中，以Ν型晶体管为例展开说明，但是也可以采用Ρ型晶体管。此外，在采用Ρ型晶体管时，本领域技术人员能够根据所采用的晶体管的类型，对各个输入端的输入信号进行相应的调整。
[0020]首先，参照图1和图2来说明DC驱动方式的移位寄存器单元。图1是在发明中应用的直流驱动方式的移位寄存器单元1的电路图。图2是图1所示的移位寄存器单元1的电路中的各个节点的波形图。
[0021]图1所示的移位寄存器单元1包括输入模块11、上拉模块12、下拉控制信号生成模块13和下拉模块14。
[0022]输入模块11与驱动输入信号的输入端INPUT、时钟信号的输入端CLK、上拉控制节点PU连接，配置来根据驱动输入信号INPUT和时钟信号CLK来控制上拉控制节点的电位。
[0023]具体地，输入模块11包括第一薄膜晶体管T1，其漏极和栅极与驱动输入信号的输入端INPUT连接，其源级与上拉控制节点连接；第二薄膜晶体管T2，其漏极和栅极与时钟信号的输入端CLK连接；电容C1，其一端与第二薄膜晶体管T2的源级连接，其另一端与上拉控制节点PU连接。
[0024]在驱动输入信号的输入端INPUT的信号为高电平时，第一薄膜晶体管T1被导通。因此，驱动输入信号的输入端INPUT的信号传递到上拉控制节点。反之，在驱动输入信号的输入端INPUT的信号为低电平时，第一薄膜晶体管T1被截止，因此无法向上拉控制节点传递驱动输入信号的输入端INPUT的信号。
[0025]同样，在时钟信号的输入端CLK的信号为高电平时，第二薄膜晶体管T2被导通。因此，时钟信号的输入端CLK的信号传递到上拉控制节点HJ。反之，在时钟信号的输入端CLK的信号为低电平时，第二薄膜晶体管T2被截止，因此无法向上拉控制节点传递时钟信号的输入端CLK的信号。
[0026]此外，通过电容C1，在上拉控制节点PU的电位能够被控制为驱动输入信号INPUT的信号加上时钟信号CLK的信号后的电位。
[0027]具体地，如图2所示，在第一周期?第二周期中，由于时钟信号的输入端CLK的信号为低电平，第二薄膜晶体管T2被截止，因此上拉控制节点的电位与驱动输入信号的输入端INPUT的信号相同。在第三周期中，由于通过时钟信号的输入端CLK的信号为高电平，第二薄膜晶体管T2被导通，因此上拉控制节点T4的电位在电容C1的作用下被控制为驱动输入信号INPUT的信号加上时钟信号CLK的信号后的电位。根据图2可知，第三周期中的上拉控制节点PU的电位为第二周期中的上拉控制节点的电位的两倍。
[0028]上拉模块12与高电平直流信号的输入端DCH、上拉控制节点PU、驱动输出信号的输出端OUTPUT连接，配置来根据上拉控制节点的电位对驱动输出信号进行上拉。
[0029]具体地，上拉模块12包括第三薄膜晶体管T3，其漏极与高电平直流信号的输入端DCH连接，其栅极与上拉控制节点连接，其源级与驱动输出信号的输出端OUTPUT连接。
[0030]可选择性地，第三薄膜晶体管T3构成为，在上拉控制节点的电位大于导通电压的情况下被导通。如图2所示，由于第一周期中的上拉控制节点的电位小于第三薄膜晶体管T3的导通电压，因此第三薄膜晶体管T3被截止。因此，从驱动输出信号的输出端OUTPUT的信号为低电平。此外，在第二周期和第三周期中，由于上拉控制节点的电位大于等于第三薄膜晶体管T3的导通电压，因此第三薄膜晶体管T3被导通。进而，在连接到第三晶体管T3的漏极的高电平直流信号的输入端DCH的信号的作用下，如图2所示，从驱动输出信号的输出端OUTPUT的电位为上拉控制节点的电位的一半。
[0031]下拉控制信号生成模块13与高电平直流信号的输入端、驱动输入信号的输入端INPUT、上拉控制节点PU、下拉控制节点ro连接，配置来驱动输入信号、上拉控制节点的电位来控制下拉控制节点ro的电位。
[0032]具体地，下拉控制信号生成模块13包括第十四薄膜晶体管T14、