移位寄存器单元、栅极驱动电路和显示装置的制造方法
【技术领域】
[0001]本实用新型涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路和显示装置。
【背景技术】
[0002]如图1所不，在现有技术的TFT_LCD(Thin Film Transistor-Liquid CrystalDisplay，薄膜晶体管-液晶显示装置)的G0A(Gate On Array，阵列基板行驱动)设计中，在下拉保持阶段T4对下拉节点TO充电时间是50 %的时间(即第一时钟信号CLKB为高电平的时间段)，另一半时间(即CLKB为低电平的时间段)由于下拉控制节点PD_CN无法很好关闭，导致下拉节点H)的电位随第二时钟信号CLK下拉，上拉节点PU的噪声和栅极驱动信号的噪声较大(在图1中，Input是输入信号)。也即，在下拉保持阶段T4，当第一时钟信号CLKB为高电平时下拉控制节点PD_CN的电位能保持为高电平，从而使得下拉节点PD接入第一时钟信号CLKB，下拉节点PD的电位也为高电平;而在下拉保持阶段T4，当第一时钟信号CLKB为低电平时，下拉控制节点PD_CN的电位仍保持为高电平，这样下拉节点H)的电位会被拉低，从而可能会导致栅极驱动信号输出端的错误输出。
【实用新型内容】
[0003]本实用新型的主要目的在于提供一种移位寄存器单元、栅极驱动电路和显示装置，解决在每一显示周期的下拉保持阶段由于下拉控制节点PD_CN的电位不能保持为低电平而使得下拉节点ro漏电而导致的栅极驱动信号和上拉节点存在噪声的问题。
[0004]为了达到上述目的，本实用新型提供了一种移位寄存器单元，包括:
[0005]栅极驱动信号输出端；
[0006]上拉控制单元，分别与所述栅极驱动信号输出端和上拉节点连接，用于在每一显示周期的输入阶段和输出阶段控制上拉所述上拉节点的电位，在每一显示周期的输出阶段控制所述栅极驱动信号输出端输出高电平；
[0007]下拉单元，分别与下拉节点和所述栅极驱动信号输出端连接，用于在每一显示周期的下拉保持阶段在所述下拉节点的控制下控制所述栅极驱动信号输出端输出低电平；
[0008]下拉节点控制单元，分别与第一时钟信号输入端、上拉节点、下拉节点、下拉控制节点和低电平输入端连接，用于在每一显示周期的输入阶段和输出阶段在所述上拉节点的控制下控制所述下拉节点与所述低电平输入端连接，在每一显示周期的下拉保持阶段在所述下拉控制节点的控制下控制所述下拉节点与所述第一时钟信号输入端连接;以及，
[0009]下拉控制节点控制单元，分别与所述第一时钟信号输入端、第二时钟信号输入端和所述低电平输入端连接，用于在每一显示周期的下拉保持阶段当第一时钟信号为高电平时控制所述下拉控制节点与所述第一时钟信号输入端连接，在每一显示周期的下拉保持阶段当第二时钟信号为高电平时控制所述下拉控制节点与所述低电平输入端连接；
[0010]在每一显示周期的下拉保持阶段，所述第一时钟信号和所述第二时钟信号反相。[0011 ]实施时，所述下拉控制节点控制单元包括:
[0012]第一下拉控制节点控制模块，分别与所述下拉控制节点、所述第二时钟信号输入端和所述低电平输入端连接，用于在每一显示周期的下拉保持阶段当第二时钟信号为高电平时控制所述下拉控制节点与所述低电平输入端连接;以及，
[0013]第二下拉控制节点控制模块，分别与所述第一时钟信号输入端和所述下拉控制节点连接，用于在每一显示周期的下拉保持阶段当第一时钟信号为高电平时控制所述下拉控制节点与所述第一时钟信号输入端连接。
[0014]实施时，所述第一下拉控制节点控制模块包括:第一下拉控制节点控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述下拉控制节点连接，第二极与所述低电平输入端连接。
[0015]实施时，所述第二下拉控制节点控制模块包括:第二下拉控制节点控制晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述下拉控制节点连接。
[0016]实施时，所述下拉控制节点控制单元还包括:第三下拉控制节点控制模块，分别与所述下拉控制节点、所述上拉节点和所述低电平输入端连接，用于在每一显示周期的输入阶段和输出阶段在所述上拉节点的控制下控制所述下拉控制节点与所述低电平输入端连接。
[0017]实施时，所述第三下拉控制节点控制模块包括:第三下拉控制节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极与所述低电平输入端连接。
[0018]实施时，所述下拉节点控制单元包括:
[0019]第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述低电平输入端连接;以及，
[0020]第二下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述下拉节点连接；
[0021]所述下拉单元包括:下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述低电平输入端连接。
[0022]实施时，所述移位寄存器单元还包括输入端;所述上拉控制单元包括:
[0023]输入模块，分别与所述输入端和所述上拉节点连接，用于在每一显示周期的输入阶段将所述上拉节点的电位上拉为高电平；
[0024]存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接，用于在每一显示周期的输出阶段自举拉升所述上拉节点的电位；
[0025]上拉节点复位模块，分别与所述下拉节点、所述上拉节点和所述低电平输入端连接，用于当所述下拉节点的电位为高电平时控制所述上拉节点的电位为低电平；以及，
[0026]上拉模块，分别与所述上拉节点、所述第二时钟信号输入端连接和所述栅极驱动信号输出端连接，用于当所述上拉节点的电位为高电平时控制所述栅极驱动信号输出端与所述第二时钟信号输入端连接。
[0027]实施时，所述输入模块包括:输入晶体管，栅极和第一极都与所述输入端连接，第二极与所述上拉节点连接；
[0028]所述上拉节点复位模块包括:上拉节点复位晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述低电平输入端连接；
[0029]所述上拉模块包括:上拉晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接。
[0030]实施时，所述移位寄存器单元还包括复位端和复位单元；
[0031]所述复位单元，分别与所述复位端、所述上拉节点、所述栅极驱动信号输出端和所述低电平输入端连接，用于当所述复位端接入高电平时控制所述上拉节点和所述栅极驱动信号输出端都与所述低电平输入端连接。
[0032]实施时，所述复位单元包括:
[0033]第一复位晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与所述低电平输入端连接;以及，
[0034]第二复位晶体管，栅极与所述复位端连接，第一极与所述栅极驱动信号输出端连接，第二极与所述低电平输入端连接。
[0035]本实用新型实施例所述的栅极驱动电路包括多级上述的移位寄存器单元。
[0036]实施时，所述移位寄存器单元包括复位端和输入端；
[0037]除了第一级移位寄存器单元，每一移位寄存器单元的输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；
[0038]除了最后一