移位寄存器单元和显示装置的制造方法

移位寄存器单元和显示装置的制造方法
【专利摘要】本实用新型提供了一种移位寄存器单元和显示装置。所述移位寄存器单元包括：第一上拉节点控制模块；输出模块以及第一下拉节点控制模块所述移位寄存器单元还包括：第二上拉节点控制模块，用于当所述下拉节点的电位为高电平时下拉所述上拉节点的电位；下拉模块；以及，反向偏置控制模块，用于在每一显示周期的反向偏置阶段，控制所述第二上拉节点控制模块包括的晶体管和/或所述下拉模块包括的晶体管处于反向偏置状态。本实用新型通过反向偏置控制模块在反向偏置阶段控制第二上拉节点控制模块包括的晶体管和/或下拉模块包括的晶体管处于反向偏置状态，对受到应力严重的晶体管进行反向偏置，降低上述晶体管的阈值漂移。
【专利说明】
移位寄存器单元和显示装置
技术领域
[0001]本实用新型涉及显示技术领域，尤其涉及一种移位寄存器单元和显示装置。
【背景技术】
[0002]显示装置的驱动器主要包括栅极驱动电路与数据驱动电路，而栅极驱动电路主要由多级移位寄存器单元组成，每一级移位寄存器单元均与一根栅线对接，通过移位寄存器单元输出的栅极驱动信号，逐行扫描驱动像素TFT(Thin Film Transistor，薄膜晶体管)。在现有的G0A(Gate On Array，阵列基板行驱动)设计中，随着工作的时间的增长，移位寄存器单元中工作时间长的晶体管的阈值会由于受到Stress(应力)影响而产生阈值漂移的现象，导致稳定性差。
【实用新型内容】
[0003]本实用新型的主要目的是提供一种移位寄存器单元和显示装置，以解决现有技术中移位寄存器中常用的晶体管的阈值漂移的问题。
[0004]为了达到上述目的，本实用新型提供了一种移位寄存器单元，包括:第一上拉节点控制模块，用于在每一显示周期的输入阶段由输入端接入的相邻上一级移位寄存器单元输出的栅极驱动信号控制拉高上拉节点的电位，并通过在每一显示周期的输出阶段自举拉高所述上拉节点的电位，在每一显示周期的复位阶段由复位端输入的相邻下一级移位寄存器单元输出的栅极驱动信号控制拉低所述上拉节点的电位;输出模块，用于在每一显示周期的输出阶段由所述上拉节点控制本级栅极驱动信号输出端输出高电平；以及，第一下拉节点控制模块，用于当所述上拉节点的电位为高电平时控制下拉节点的电位为低电平，并在每一显示周期的输入阶段控制由所述输入端接入的相邻上一级移位寄存器单元输出的栅极驱动信号控制下拉所述下拉节点的电位；
[0005]所述移位寄存器单元还包括:
[0006]第二上拉节点控制模块，分别与所述下拉节点和所述上拉节点连接，用于当所述下拉节点的电位为高电平时下拉所述上拉节点的电位；
[0007]下拉模块，分别与所述下拉节点和所述本级栅极驱动信号输出端连接，用于在每一显示周期的复位阶段通过控制所述下拉节点的电位为高电平而控制所述本级栅极驱动信号输出端输出低电平，并在每一显示周期的复位保持阶段通过控制所述下拉节点的电位而控制所述本级栅极驱动信号输出端持续输出低电平；以及，
[0008]反向偏置控制模块，分别与所述第二上拉节点控制模块和/或所述下拉模块连接，用于在每一显示周期的反向偏置阶段，控制所述第二上拉节点控制模块包括的晶体管和/或所述下拉模块包括的晶体管处于反向偏置状态。
[0009]实施时，所述移位寄存器单元还包括控制电平端；
[0010]所述反向偏置控制模块包括:第一晶体管，栅极与所控制电平端连接，第一极与所述下拉节点连接，第二极接入低电平。
[0011]实施时，所述第二上拉节点控制模块包括:第二晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述控制电平端连接。
[0012]实施时，所述移位寄存器单元还包括第一偏置控制端和第二偏置控制端；
[0013]所述下拉模块包括:
[0014]第三晶体管，栅极和第一极都与所述第二偏置控制端连接，第二极与所述下拉节点连接；
[0015]第四晶体管，栅极与所述第一偏置控制端连接，第一极与所述下拉节点连接，第二极与所述控制电平端连接;以及，
[0016]第五晶体管，栅极与所述下拉节点连接，第一极与所述本级栅极驱动信号输出端连接，第二极与所述控制电平端连接。
[0017]实施时，在每一显示周期的输入阶段、输出阶段、复位阶段和复位保持阶段，所述控制电平端输出低电平，所述第一偏置控制端输出第一时钟信号，所述第二偏置控制端输出第二时钟信号，所述第一时钟信号和所述第二时钟信号反相；
[0018]在每一显示周期的反向偏置阶段，所述控制电平端输出高电平，所述第一偏置控制端和所述第二偏置控制端都输出低电平。
[0019]实施时，本实用新型所述的移位寄存器单元还包括:输出控制模块，与所述本级栅极驱动信号输出端连接，用于在所述反向偏置阶段控制所述本级栅极驱动信号输出端输出低电平。
[0020]实施时，所述输出控制模块包括:第六晶体管，栅极与时钟信号输入端连接，第一极与所述本级栅极驱动信号输出端连接，第二极接入低电平。
[0021]实施时，所述第一上拉节点控制模块包括:
[0022]第七晶体管，栅极和第一极都与所述输入端连接，第二极与所述上拉节点连接；
[0023]第八晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极接入低电平；以及，
[0024]存储电容，第一端与所述上拉节点连接，第二端与所述本级栅极驱动信号输出端连接。
[0025]实施时，所述输出模块包括:第九晶体管，栅极与所述上拉节点连接，第一极与所述第一偏置控制端连接，第二极与所述本级栅极驱动信号输出端连接。
[0026]实施时，所述第一下拉节点控制模块包括:
[0027]第十晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入低电平；以及，
[0028]第十一晶体管，栅极与所述输入端连接，第一极与所述下拉节点连接，第二极接入低电平。
[0029]实施时，本实用新型所述的移位寄存器单元还包括:
[0030]起始模块，与起始端连接，并与所述下拉节点连接，用于在由所述起始端接入的所述起始信号的电位为高电平时控制所述下拉节点的电位为高电平；
[0031]移位重置模块，与移位重置端连接，并与所述上拉节点连接，用于在由所述移位重置端接入的移位重置信号的电位为高电平时控制所述上拉节点的电位为低电平；以及，
[0032]输出下拉模块，用于由所述复位端输入的相邻下一级移位寄存器的栅极驱动信号输出端输出高电平时控制所述本级栅极驱动信号输出端输出低电平。
[0033]实施时，所述起始模块包括:所述起始模块包括:第十二晶体管，栅极和第一极都接入所述起始信号，第二极与所述上拉节点连接；
[0034]所述移位重置模块包括:第十三晶体管，栅极与所述移位重置端连接，第一极与所述上拉节点连接，第二极接入低电平；以及，
[0035]所述输出下拉模块包括:第十四晶体管，栅极与所述复位端连接，第一极与所述本级栅极驱动信号输出端连接，第二极接入低电平。
[0036]本实用新型还提供了一种移位寄存器单元，包括:本级栅极驱动信号输出端、第一偏置控制端、第二偏置控制端和控制电平端;所述移位寄存器单元还包括:
[0037]第一晶体管，栅极与所述第一偏置控制端连接，第一极与下拉节点连接，第二极与所述控制电平端连接；
[0038]第二晶体管，栅极与所述下拉节点连接，第一极与上拉节点连接，第二极与所述控制电平端连接；
[0039]第三晶体管，栅极和第一极都与所述第一偏置控制端连接，第二极与所述控制电平端连接；
[0040]第四晶体管，栅极与所述第二偏置控制端连接，第一极与所述上拉节点连接，第二极与所述控制电平端连接;以及，
[0041]第五晶体管，栅极与所述下拉节点连接，第一极与所述本级栅极驱动信号输出端连接，第二极与所述控制电平端连接。
[0042]实施时，本实用新型所述的移位寄存器单元还包括:第六晶体管，栅极与时钟信号输入端连接，第一极与所述本级栅极驱动信号输出端连接，第二极接入低电平。
[0043]本实用新型还提供了一种显示装置，包括栅极驱动电路；
[0044]所述栅极驱动电路包括多级上述的移位寄存器单元。
[0045]与现有技术相比，本实用新型所述的移位寄存器单元和显示装置通过反向偏置控制模块在每一显示周期的反向偏置阶段控制第二上拉节点控制模块包括的晶体管和/或下拉模块包括的晶体管处于反向偏置状态，以对受到stress(应力)严重的晶体管进行反向偏置，从而达到降低上述晶体管的阈值漂移，提升信赖性的目的。
【附图说明】
[0046]图1是本实用新型实施例所述的移位寄存器单元的结构图；
[0047]图2是本实用新型另一实施例所述的移位寄存器单元的结构图；
[0048]图3是本实用新型又一实施例所述的移位寄存器单元的结构图；
[0049]图4是本实用新型再一实施例所述的移位寄存器单元的结构图；
[0050]图5是本实用新型如图4所示的移位寄存器单元的工作时序图；
[0051]图6是本实用新型所述的移位寄存器单元的一具体实施例的电路图；
[0052]图7是本实用新型如图6所示的移位寄存器单元的具体实施例的工作时序图；
[0053]图8是包括多级本实用新型实施例所述的移位寄存器单元的栅极驱动电路的结构图；
[0054]图9是本实用新型如图8所不的棚.极驱动电路的工作时序图；
[0055]图10是本实用新型所述的栅极驱动电路的一具体实施例的结构图。
【具体实施方式】
[0056]下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0057]如图1所示，本实用新型实施例所述的移位寄存器单元，包括:
[0058]第一上拉节点控制模块11，用于在每一显示周期的输入阶段由输入端接入的相邻上一级移位寄存器单元输出的栅极驱动信号Gout(n-l)控制拉高上拉节点PU的电位，并通过在每一显示周期的输出阶段自举拉高所述上拉节点HJ的电位，在每一显示周期的复位阶段由复位端输入的相邻下一级移位寄存器单元输出的栅极驱动信号Gout(n+l)控制拉低所述上拉节点PU的电位；
[0059]输出模块12，用于在每一显示周期的输出阶段由所述上拉节点PU控制本级栅极驱动信号输出端Gout(n)输出高电平；以及，
[0060 ]第一下拉节点控制模块13，用于当所述上拉节点PU的电位为高电平时控制下拉节点ro的电位为低电平，并在每一显示周期的输入阶段控制由所述输入端接入的相邻上一级移位寄存器单元输出的栅极驱动信号Gout(n-l)控制下拉所述下拉节点ro的电位；
[0061]本实用新型实施例所述的移位寄存器单元还包括:
[0062]第二上拉节点控制模块14，分别与下拉节点PD和上拉节点PU连接，用于当所述下拉节点F1D的电位为高电平时下拉所述上拉节点PU的电位；
[0063]下拉模块15，分别与下拉节点ro和本级栅极驱动信号输出端Gout(n)连接，用于在每一显示周期的复位阶段通过控制所述下拉节点ro的电位为高电平而控制所述本级栅极驱动信号输出端Gout(n)输出低电平，并在每一显示周期的复位保持阶段通过控制所述下拉节点ro的电位而控制所述本级栅极驱动信号输出端Gout(n)持续输出低电平；以及，
[0064]反向偏置控制模块16，与第二上拉节点控制模块14和/或所述下拉模块15连接，用于在每一显示周期的反向偏置阶段，控制所述第二上拉节点控制模块14包括的晶体管和/或所述下拉模块15包括的晶体管处于反向偏置状态。
[0065]本实用新型实施例所述的移位寄存器单元通过反向偏置控制模块16在每一显示周期的反向偏置阶段控制第二上拉节点控制模块包括的晶体管和/或下拉模块包括的晶体管处于反向偏置状态，以对受到stress(应力)严重的晶体管进行反向偏置，从而达到降低上述晶体管的阈值漂移，提升信赖性的目的。
[0066]由于在本实用新型实施例所述的移位寄存器单元中，第二上拉节点控制模块14和下拉模块15的工作时间最长，因此第二上拉节点控制模块14包括的晶体管和/或下拉模块15包括的晶体管最容易受到应力影响而造成阈值电压漂移，因此本实用新型实施例所述的移位寄存器单元着重对该两个模块包括的晶体管进行反向偏置操作，以改善上述问题。
[0067]如图2所示，本实用新型实施例所述的移位寄存器单元还包括控制电平端CKVl;
[0068]所述反向偏置控制模块16包括:第一晶体管Ml，栅极与所述控制电平端CKVl连接，第一极与所述下拉节点H)连接，第二极接入低电平VGL;
[0069]Ml是η型晶体管。
[0070]如图3所示，在本实用新型实施例所述的移位寄存器单元中，所述第二上拉节点控制模块14包括:第二晶体管M2，栅极与所述下拉节点PD连接，第一极与所述上拉节点PU连接，第二极与所述控制电平端CKVl连接；
[0071]M2是η型晶体管。
[0072]如图4所示，所述移位寄存器单元还包括第一偏置控制端CLKl和第二偏置控制端CLK2；
[0073]所述下拉模块15包括:
[0074]第三晶体管M3，栅极和第一极都与所述第二偏置控制端CLK2连接，第二极与所述下拉节点F1D连接；
[0075]第四晶体管Μ4，栅极与所述第一偏置控制端CLKl连接，第一极与所述下拉节点PD连接，第二极与所述控制电平端CKVl连接;以及，
[0076]第五晶体管Μ5，栅极与所述下拉节点PD连接，第一极与所述本级栅极驱动信号输出端Gout (η)连接，第二极与所述控制电平端CKVI连接；
[0077]Ml、Μ2、Μ3、Μ4和Μ5都是η型晶体管。
[0078]实施时，如图5所示，在每一显示周期的输入阶段Tl、输出阶段Τ2、复位阶段Τ3和复位保持阶段Τ4，所述控制电平端CKVl输出低电平，所述第一偏置控制端CLKl输出第一时钟信号，所述第二偏置控制端CLK2输出第二时钟信号，所述第一时钟信号和所述第二时钟信号反相，以使得本实用新型实施例所述的移位寄存器单元处于正常输出栅极驱动信号的状态；
[0079]在每一显示周期的反向偏置阶段Τ5，所述控制电平端CKVl输出高电平，所述第一偏置控制端CLKl和所述第二偏置控制端都输出CLK2低电平，以使得第二上拉节点控制模块包括的晶体管和下拉模块包括的晶体管处于反向截止状态。
[0080]下面以本实用新型如图4所示的移位寄存器单元的实施例在反向偏置阶段的工作过程为例来说明:
[0081]在所述反向偏置阶段Τ5，所述控制电平端CKVl输出高电平，则Ml开启，低电平VGL接入下拉节点PD，并所述第一偏置控制端CLKl和所述第二偏置控制端都输出CLK2低电平，此时M2的栅极电位为低电平VGL，M2的源极电位为高电平，则M2处于反向截止状态，M3的栅极电位为CLK2输出的低电平，M3的源极电位为低电平VGL，此时需要设置CLK2输出的低电平的电位小于低电平VGL的电位，以使得M3处于反向截止状态;M4的栅极电位为CLKl输出的低电平，M4的源极电位为高电平，M4处于反向截止状态;M5的栅极电位为低电平VGL，M5的源极电位为高电平，M5处于反向截止状态。
[0082]具体的，本实用新型所述的移位寄存器单元还可以包括:输出控制模块，与所述本级栅极驱动信号输出端连接，用于在所述反向偏置阶段控制所述本级栅极驱动信号输出端输出低电平。
[0083]具体的，所述输出控制模块可以包括:第六晶体管，栅极与时钟信号输入端连接，第一极与所述本级栅极驱动信号输出端连接，第二极接入低电平。
[0084]以上输出控制模块的具体结构将在下面的具体实施例中根据附图介绍。
[0085]具体的，所述第一上拉节点控制模块可以包括:
[0086]第七晶体管，栅极和第一极都与所述输入端连接，第二极与所述上拉节点连接；
[0087]第八晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极接入低电平；以及，
[0088]存储电容，第一端与所述上拉节点连接，第二端与所述本级栅极驱动信号输出端连接。
[0089]以上第一上拉节点控制模块的具体结构将在下面的具体实施例中根据附图介绍。
[0090]具体的，所述输出模块可以包括:第九晶体管，栅极与所述上拉节点连接，第一极与所述第一偏置控制端连接，第二极与所述本级栅极驱动信号输出端连接。
[0091]以上输出模块的具体结构将在下面的具体实施例中根据附图介绍。
[0092]具体的，所述第一下拉节点控制模块可以包括:
[0093]第十晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入低电平；以及，
[0094]第十一晶体管，栅极与所述输入端连接，第一极与所述下拉节点连接，第二极接入低电平。
[0095]以上第一下拉节点控制模块的具体结构将在下面的具体实施例中根据附图介绍。
[0096]具体的，本实用新型所述的移位寄存器单元还可以包括:
[0097]起始模块，与起始端连接，并与所述下拉节点连接，用于在由所述起始端接入的所述起始信号的电位为高电平时控制所述下拉节点的电位为高电平；
[0098]移位重置模块，与移位重置端连接，并与所述上拉节点连接，用于在由所述移位重置端接入的移位重置信号的电位为高电平时控制所述上拉节点的电位为低电平；以及，
[0099]输出下拉模块，用于由所述复位端输入的相邻下一级移位寄存器的栅极驱动信号输出端输出高电平时控制所述本级栅极驱动信号输出端输出低电平。
[0100]实施时，所述起始模块可以包括:第十二晶体管，栅极和第一极都接入所述起始信号，第二极与所述上拉节点连接；
[0101]所述移位重置模块可以包括:第十三晶体管，栅极与所述移位重置端连接，第一极与所述上拉节点连接，第二极接入低电平；
[0102]所述输出下拉模块可以包括:第十四晶体管，栅极与所述复位端连接，第一极与所述本级栅极驱动信号输出端连接，第二极接入低电平。
[0103]以上起始模块、移位重置模块和输出下拉模块的具体结构将在下面具体实施例中结合附图进一步介绍。
[0104]下面通过一具体实施例来说明本实用新型所述的移位寄存器单元。
[0105]如图6所示，本实用新型所述的移位寄存器单元的一具体实施例包括第一上拉节点控制模块、输出模块、第一下拉节点控制模块、第二上拉节点控制模块、下拉模块、反向偏置控制模块、控制电平端CKVl、第一偏置控制端CLKl、第二偏置控制端CLK2、输出控制模块、起始模块、移位重置模块和输出下拉模块，其中，
[0106]所述反向偏置控制模块包括:第一晶体管M1，栅极与所述控制电平端CKVl连接，漏极与所述下拉节点ro连接，源极接入低电平VGL。
[0107]所述第二上拉节点控制模块包括:第二晶体管M2，栅极与所述下拉节点ro连接，漏极与所述上拉节点PU连接，源极与所述控制电平端CKVI连接。
[0108]所述下拉模块包括:
[0109]第三晶体管M3，栅极和漏极都与所述第二偏置控制端CLK2连接，源极与所述下拉节点ro连接；
[0110]第四晶体管M4，栅极与所述第一偏置控制端CLKl连接，漏极与所述下拉节点PD连接，源极与所述控制电平端CKVl连接;以及，
[0111]第五晶体管M5，栅极与所述下拉节点PD连接，漏极与所述本级栅极驱动信号输出端Gout (η)连接，源极与所述控制电平端CKVI连接；
[0112]所述输出控制模块包括:第六晶体管Μ6，栅极与时钟信号输入端CLKB连接，漏极与所述本级栅极驱动信号输出端Gout(n)连接，源极接入低电平VGL;
[0113]所述第一上拉节点控制模块包括:
[0114]第七晶体管M7，栅极和漏极都与所述输入端连接，源极与所述上拉节点PU连接；
[0115]第八晶体管M8，栅极与所述复位端连接，漏极与所述上拉节点PU连接，源极接入低电平VGL;以及，
[0116]存储电容Cl，第一端与所述上拉节点PU连接，第二端与所述本级栅极驱动信号输出端Gout (η)连接；
[0117]所述输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端Gout(n-l)连接，所述复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端Gout(n+l)连接；
[0118]所述输出模块包括:第九晶体管M9，栅极与所述上拉节点HJ连接，漏极与所述第一偏置控制端CLKl连接，源极与所述本级栅极驱动信号输出端Gout(n)连接；
[0119]所述第一下拉节点控制模块包括:
[0120]第十晶体管M10，栅极与所述上拉节点PU连接，漏极与所述下拉节点PD连接，源极接入低电平VGL;以及，
[0121 ]第十一晶体管Ml I，栅极与所述输入端连接，漏极与所述下拉节点PD连接，源极接入低电平VGL;
[0122]所述起始模块包括:第十二晶体管M12，栅极和漏极都接入所述起始信号STV，源极与所述上拉节点PU连接；
[0123]所述移位重置模块包括:第十三晶体管Ml3，栅极与所述移位重置端1'_1?1'连接，漏极与所述上拉节点HJ连接，源极接入低电平VGL;
[0124]所述输出下拉模块包括:第十四晶体管M14，栅极与所述复位端连接，漏极与所述本级栅极驱动信号输出端Gout(n)连接，源极接入低电平。
[0125]在图6中，所有的晶体管都是η型晶体管。
[0126]如图7所示，本实用新型所述的移位寄存器单元的该具体实施例在工作时，在每一显示周期，
[0127]在起始阶段TO，STV为高电平，此时Μ12导通，H)的电位为高电平；
[0128]在输入阶段!^^为低电平^训^^^输出高电平^训^奸^和^丨都输出低电平，CLK 2输出高电平，M4导通以将PD的电位拉低，M7导通，以将PU的电位拉高，此时M9导通，但由于此时CLKl是低电平，因此Gout(n)输出低电平；
[0129]在输出阶段T2，STV为低电平，Gout(n-l)和Gout(n+l)都输出低电平，CLKl输出高电平，CLK2输出低电平，PU的电位被Cl自举拉升，PD的电位维持为低电平，M9导通，Gout(n)输出高电平；
[0130]在复位阶段T3，STV为低电平，Gout(n-l)输出低电平，Gout(n+l)输出高电平，CLKl输出低电平，CLK2输出高电平，M8导通，以将PU的电位拉低，M3导通，H)的电位为高电平；
[0131]在复位保持阶段T4，STV为低电平，Gout (η-1)和Gout (n+1)都输出低电平，CLKl和CLK2输出相位相反的时钟信号(即CLKI输出第一时钟信号CLK，CLK2输出第二时钟信号CLKB)，HJ的电位维持为低电平，H)的波形与CLK2的波形一致，Gout (η)输出低电平；
[0132]在T1_T4，CKV1都输出低电平，Ml断开；
[0133]在反向偏置阶段T5，CKV1输出高电平，Ml导通，以将H)的电位拉低为低电平VGL;所述第一偏置控制端CLKl和所述第二偏置控制端CLK2都输出低电平，此时M2的栅极电位为低电平VGL，M2的源极电位为高电平，则M2处于反向截止状态，M3的栅极电位为CLK2输出的低电平，M3的源极电位为低电平VGL，此时需要设置CLK2输出的低电平的电位小于低电平VGL的电位，以使得M3处于反向截止状态;M4的栅极电位为CLKl输出的低电平，M4的源极电位为高电平，M4处于反向截止状态;M5的栅极电位为低电平VGL，M5的源极电位为高电平，M5处于反向截止状态;从而M2、M3、M4和M5受到应力的影响就会被减低，提高了信赖性；
[0134]在结束阶段T6，T-RST输出高电平，M13导通，PU的电位被拉低为VGL，Gout(n)输出低电平。
[0135]在具体实施时，本实用新型如图6所示的移位寄存器单元在工作时，在处于反向偏置阶段时，Gout(n)会发生Floating(浮空)，为了解决浮空问题，时钟信号输入端引入了CLKB来驱动M6保持Gout (η)间隔接入VGL，来保持Gout (η)输出稳定。
[0136]本实用新型实施例所述的移位寄存器单元包括:本级栅极驱动信号输出端、第一偏置控制端、第二偏置控制端和控制电平端;所述移位寄存器单元还包括:
[0137]第一晶体管，栅极与所述第一偏置控制端连接，第一极与下拉节点连接，第二极与所述控制电平端连接；
[0138]第二晶体管，栅极与所述下拉节点连接，第一极与上拉节点连接，第二极与所述控制电平端连接；
[0139]第三晶体管，栅极和第一极都与所述第一偏置控制端连接，第二极与所述控制电平端连接；
[0140]第四晶体管，栅极与所述第二偏置控制端连接，第一极与所述上拉节点连接，第二极与所述控制电平端连接;以及，
[0141]第五晶体管，栅极与所述下拉节点连接，第一极与所述本级栅极驱动信号输出端连接，第二极与所述控制电平端连接。
[0142]具体的，本实用新型实施例所述的移位寄存器单元还包括:
[0143]第六晶体管，栅极与时钟信号输入端连接，第一极与所述本级栅极驱动信号输出端连接，第二极接入低电平。
[0144]如图8所示，栅极驱动电路包括多级本实用新型实施例所述的移位寄存器单元；
[0145]前N级移位寄存器单元的第一偏置控制端接入第一偏置信号CLKl，前N级移位寄存器单元的第二偏置控制端接入第二偏置信号CLK2，前N级移位寄存器单元的控制电平端接入第一控制电平VCl ； N为正整数；
[0146]后M级移位寄存器单元的第一偏置控制端接入第三偏置信号CLK3，后M级移位寄存器单元的第二偏置控制端接入第四偏置信号CLK4，后M级移位寄存器单元的控制电平端接入第二控制电平VC2;M为正整数;N与M的和值等于所述栅极驱动电路包括的移位寄存器单元的总级数；
[0147]每一显示周期包括第一显示子周期和第二显示子周期；
[0148]如图9所示，在第一显示子周期，所述第一偏置信号CLKl和所述第二偏置信号CLK2为相互反相的时钟信号，所述第一控制电平VCl为低电平，以控制前N级移位寄存器单元处于正常输出栅极驱动信号的状态;所述第三偏置信号CLK3的电位和所述第四偏置信号CLK4的电位都为低电平，所述第二控制电平VC2为高电平，以控制后M级移位寄存器单元中的第二上拉节点控制模块包括的晶体管和/或下拉模块包括的晶体管处于反向偏置状态，即控制后M级移位寄存器单元处于反向偏置阶段；
[0149]在第二显示子周期，所述第一偏置信号CLKl的电位和所述第二偏置信号CLK2的电位都为低电平，所述第一控制电平VCl为高电平，以控制前N级移位寄存器单元中的第二上拉节点控制模块包括的晶体管和/或下拉模块包括的晶体管处于反向偏置状态，即控制前N级移位寄存器单元处于反向偏置阶段;所述第三偏置信号CLK3和所述第四偏置信号CLK4为相互反相的时钟信号，所述第二控制电平VC2为低电平，以控制后M级移位寄存器单元处于正常输出栅极驱动信号的状态。
[0150]在图8中，G2标示第二级移位寄存器单元，G3标示第三级移位寄存器单元，GN+M-2标示第(N+M-2)级移位寄存器单元，第N+M-1标示第(N+M-1)级移位寄存器单元。
[0151]优选的，M和N相等，所述第一显示子周期持续的时间和所述第二显示子周期持续的时间相等，以使得每一移位寄存器单元中晶体管的工作时间与处于反向偏置状态的时间相等，从而阈值漂移改善的效果较好。
[0152]具体的，在图8中，除了第一级移位寄存器Gl之外，每一级移位寄存器单元的输入端Input都与相邻上一级移位寄存器单元的栅极驱动信号输出端连接，除了最后一级移位寄存器单元GN+M之外，所有移位寄存器单元的复位端Rst都与相邻下一级移位寄存器单元的本级栅极驱动信号输出端连接；
[0153]第一级移位寄存器单元的输入端Gl接入起始信号STV，最后一级移位寄存器单元的复位端Rst接入复位信号RST。
[0154]具体的，每一级移位寄存单元的起始端都接入所述起始信号，每一级移位寄存器单元的移位重置端都接入所述复位信号。
[0155]具体的，相邻级移位寄存器单元的时钟信号输入端接入的时钟信号相互反相，例如，第一级移位寄存器单元Gl的时钟信号输入端接入CLKB，则第二级移位寄存器单元G2的时钟信号输入端即接入CLK，依次类推。
[0156]采用上述的驱动方式，CLK1、CLK2或者CLK3、CLK4在保持低电平时，栅极驱动信号输出端会发生Floating(浮空)现象，为了解决浮空问题，引入了 CLKB与CLK来保持栅极驱动信号输出问题；以具体的电路为例，引入CLKB或CLK来驱动图6中的M6来保证栅极驱动信号稳定的输出。
[0157]本实用新型实施例所述的显示装置包括栅极驱动电路；
[0158]所述栅极驱动电路包括多级上述的移位寄存器单元。
[0159]下面根据一具体实施例来说明包括多级本实用新型实施例所述的移位寄存器单元的栅极驱动电路；
[0160]整个显示面板需要包括320行移位寄存器单元的栅极驱动电路来提供栅极驱动信号；
[0161]第一偏置信号CLKl、第二偏置信号CLK2和第一控制电平VCl驱动栅极驱动电路包括的前160级移位寄存器单元G1-G160 ；
[0162]第三偏置信号CLK3、第二偏置信号CLK4和第二控制电平VC2驱动栅极驱动电路包括的后160级移位寄存器单元G161-G320;
[0163]如图10所示，前160级移位寄存器单元的第一偏置控制端接入第一偏置信号CLKl，前N级移位寄存器单元的第二偏置控制端接入第二偏置信号CLK2，前160级移位寄存器单元的控制电平端接入第一控制电平VCl;
[0164]第一级移位寄存器单元Gl的输入端Input接入起始信号STV;
[0165]除了第一级移位寄存器单元Gl之外，每一级移位寄存器单元的输入端Input都与相邻上一级移位寄存器单元的栅极驱动信号输入端连接；
[0166]后160级移位寄存器单元的第一偏置控制端接入第三偏置信号CLK3，后160级移位寄存器单元的第二偏置控制端接入第四偏置信号CLK4，后160级移位寄存器单元的控制电平端接入第二控制电平VC2;
[0167]除了最后一级移位寄存器单元G320之外，每一级移位寄存器单元的复位端Rst都与向相邻下一级移位寄存器单元的栅极驱动信号输入端连接；
[0168]在图10中，G2标示第二级移位寄存器单元，G3标示第三级移位寄存器单元，G318标示第318级移位寄存器单元，G319标示第319级移位寄存器单元；
[0169]并图10中的每一级移位寄存器单元的结构都如图6所示。
[0170]本实用新型如图10所示的栅极驱动电路的具体实施例在工作时，每一显示周期包括第一显示子周期SI和第二显示子周期S2;
[0171 ] 在第一显示子周期SI (即G1-G160工作区间)，在每帧开始时STV接入显示面板，即STV接入Gl的输入端Input，Gl开始输出栅极驱动信号直到G160结束输出高电平的栅极驱动信号，CLKl和CLK2在SI接入相反的时钟信号来保证G1-G160正常输出栅极驱动信号;此时，在G161-G320中，CLK3和CLK4都接入低电平，VC2为高电平，这样Ml打开，以拉低H)的电位，从而使得M2、M3、M4和M5都处于反向偏置状态，以对M2、M3、M4和M5的阈值漂移有一定恢复作用；
[0172]在第二显示子周期S2(S卩G161-G320工作区间)，G161开始输出栅极驱动信号直到G320结束输出高电平的栅极驱动信号，CLK3和CLK4在S2接入相反的时钟信号来保证G161-G320正常输出栅极驱动信号;此时，在G1-G160中，CLKl和CLK2都接入低电平，VCl为高电平，这样Ml打开，以拉低PD的电位，从而使得M2、M3、M4和M5都处于反向偏置状态，以对M2、M3、M4和M5的阈值漂移有一定恢复作用；
[0173]通过采用上述驱动方式，CLK1、CLK2或者CLK3、CLK4在保持低电平的反向偏置阶段时，相应的栅极驱动信号输出端会发生Floating(浮空)。为了解决Floating问题，引入了CLK与CLKB信号来驱动M6来保持栅极驱动信号输出稳定。
[0174]综上所述，本实用新型所述的移位寄存器单元、栅极驱动电路和显示装置，通过反向偏置控制模块在每一显示周期的反向偏置阶段控制第二上拉节点控制模块包括的晶体管和/或下拉模块包括的晶体管处于反向偏置状态，以对受到stress(应力)严重的晶体管进行反向偏置，从而达到降低上述晶体管的阈值漂移，提升信赖性的目的。
[0175]以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
【主权项】
1.一种移位寄存器单元，包括:第一上拉节点控制模块，用于在每一显示周期的输入阶段由输入端接入的相邻上一级移位寄存器单元输出的栅极驱动信号控制拉高上拉节点的电位，并通过在每一显示周期的输出阶段自举拉高所述上拉节点的电位，在每一显示周期的复位阶段由复位端输入的相邻下一级移位寄存器单元输出的栅极驱动信号控制拉低所述上拉节点的电位;输出模块，用于在每一显示周期的输出阶段由所述上拉节点控制本级栅极驱动信号输出端输出高电平；以及，第一下拉节点控制模块，用于当所述上拉节点的电位为高电平时控制下拉节点的电位为低电平，并在每一显示周期的输入阶段控制由所述输入端接入的相邻上一级移位寄存器单元输出的栅极驱动信号控制下拉所述下拉节点的电位;其特征在于，所述移位寄存器单元还包括: 第二上拉节点控制模块，分别与所述下拉节点和所述上拉节点连接，用于当所述下拉节点的电位为高电平时下拉所述上拉节点的电位； 下拉模块，分别与所述下拉节点和所述本级栅极驱动信号输出端连接，用于在每一显示周期的复位阶段通过控制所述下拉节点的电位为高电平而控制所述本级栅极驱动信号输出端输出低电平，并在每一显示周期的复位保持阶段通过控制所述下拉节点的电位而控制所述本级栅极驱动信号输出端持续输出低电平；以及， 反向偏置控制模块，与所述第二上拉节点控制模块和/或所述下拉模块连接，用于在每一显示周期的反向偏置阶段，控制所述第二上拉节点控制模块包括的晶体管和/或所述下拉模块包括的晶体管处于反向偏置状态。2.如权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括控制电平端； 所述反向偏置控制模块包括:第一晶体管，栅极与所控制电平端连接，第一极与所述下拉节点连接，第二极接入低电平。3.如权利要求2所述的移位寄存器单元，其特征在于，所述第二上拉节点控制模块包括:第二晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述控制电平端连接。4.如权利要求2所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第一偏置控制端和第二偏置控制端； 所述下拉模块包括: 第三晶体管，栅极和第一极都与所述第二偏置控制端连接，第二极与所述下拉节点连接； 第四晶体管，栅极与所述第一偏置控制端连接，第一极与所述下拉节点连接，第二极与所述控制电平端连接;以及， 第五晶体管，栅极与所述下拉节点连接，第一极与所述本级栅极驱动信号输出端连接，第二极与所述控制电平端连接。5.如权利要求4所述的移位寄存器单元，其特征在于，在每一显示周期的输入阶段、输出阶段、复位阶段和复位保持阶段，所述控制电平端输出低电平，所述第一偏置控制端输出第一时钟信号，所述第二偏置控制端输出第二时钟信号，所述第一时钟信号和所述第二时钟信号反相； 在每一显示周期的反向偏置阶段，所述控制电平端输出高电平，所述第一偏置控制端和所述第二偏置控制端都输出低电平。6.如权利要求1至4中任一权利要求所述的移位寄存器单元，其特征在于，还包括:输出控制模块，与所述本级栅极驱动信号输出端连接，用于在所述反向偏置阶段控制所述本级栅极驱动信号输出端输出低电平。7.如权利要求6所述的移位寄存器单元，其特征在于，所述输出控制模块包括:第六晶体管，栅极与时钟信号输入端连接，第一极与所述本级栅极驱动信号输出端连接，第二极接入低电平。8.如权利要求1至4中任一权利要求所述的移位寄存器单元，其特征在于，所述第一上拉节点控制模块包括: 第七晶体管，栅极和第一极都与所述输入端连接，第二极与所述上拉节点连接； 第八晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极接入低电平；以及， 存储电容，第一端与所述上拉节点连接，第二端与所述本级栅极驱动信号输出端连接。9.如权利要求4所述的移位寄存器单元，其特征在于，所述输出模块包括:第九晶体管，栅极与所述上拉节点连接，第一极与所述第一偏置控制端连接，第二极与所述本级栅极驱动信号输出端连接。10.如权利要求1至4中任一权利要求所述的移位寄存器单元，其特征在于，所述第一下拉节点控制模块包括: 第十晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入低电平；以及， 第十一晶体管，栅极与所述输入端连接，第一极与所述下拉节点连接，第二极接入低电平。11.如权利要求1至4中任一权利要求所述的移位寄存器单元，其特征在于，还包括: 起始模块，与起始端连接，并与所述下拉节点连接，用于在由所述起始端接入的起始信号的电位为高电平时控制所述下拉节点的电位为高电平； 移位重置模块，与移位重置端连接，并与所述上拉节点连接，用于在由所述移位重置端接入的移位重置信号的电位为高电平时控制所述上拉节点的电位为低电平；以及， 输出下拉模块，用于由所述复位端输入的相邻下一级移位寄存器的栅极驱动信号输出端输出高电平时控制所述本级栅极驱动信号输出端输出低电平。12.如权利要求11所述的移位寄存器单元，其特征在于，所述起始模块包括:所述起始模块包括:第十二晶体管，栅极和第一极都接入所述起始信号，第二极与所述上拉节点连接； 所述移位重置模块包括:第十三晶体管，栅极与所述移位重置端连接，第一极与所述上拉节点连接，第二极接入低电平；以及， 所述输出下拉模块包括:第十四晶体管，栅极与所述复位端连接，第一极与所述本级栅极驱动信号输出端连接，第二极接入低电平。13.—种移位寄存器单元，其特征在于，包括:本级栅极驱动信号输出端、第一偏置控制端、第二偏置控制端和控制电平端;所述移位寄存器单元还包括: 第一晶体管，栅极与所述第一偏置控制端连接，第一极与下拉节点连接，第二极与所述控制电平端连接； 第二晶体管，栅极与所述下拉节点连接，第一极与上拉节点连接，第二极与所述控制电平端连接； 第三晶体管，栅极和第一极都与所述第一偏置控制端连接，第二极与所述控制电平端连接； 第四晶体管，栅极与所述第二偏置控制端连接，第一极与所述上拉节点连接，第二极与所述控制电平端连接;以及， 第五晶体管，栅极与所述下拉节点连接，第一极与所述本级栅极驱动信号输出端连接，第二极与所述控制电平端连接。14.如权利要求13所述的移位寄存器单元，其特征在于，还包括:第六晶体管，栅极与时钟信号输入端连接，第一极与所述本级栅极驱动信号输出端连接，第二极接入低电平。15.一种显示装置，其特征在于，包括栅极驱动电路； 所述栅极驱动电路包括多级如权利要求1至14中任一权利要求所述的移位寄存器单J L ο
【文档编号】G09G3/20GK205564249SQ201620110021
【公开日】2016年9月7日
【申请日】2016年2月3日
【发明人】郑皓亮, 韩承佑, 姚星, 崔贤植, 商广良, 韩明夫, 林允植, 田正牧, 董学
【申请人】京东方科技集团股份有限公司