移位寄存器、栅极驱动电路、阵列基板的制作方法
【专利摘要】本实用新型提供一种移位寄存器、栅极驱动电路、阵列基板，属栅极驱动技术领域，可解决现有双向扫描栅极驱动电路结构复杂、所需控制信号多的问题。本实用新型的移位寄存器包括：缓冲放电单元，用于根据输入端、重置端的信号以及下拉节点的电平，控制是否将定压端的信号传至输出端，以及是否将定压端和第二时钟信号端的信号传至上拉节点；保持单元，用于根据第二时钟信号端、定压端的信号和上拉节点的电平控制下拉节点的电平；输出单元，用于根据上拉节点的电平控制是否将第一时钟信号端的信号传至输出端；下拉单元，用于根据第二时钟信号端的信号控制是否将定压端的信号传至输出端；充电单元，用于保持输出端的电平。
【专利说明】
移位寄存器、栅极驱动电路、阵列基板
技术领域
[0001]本实用新型属于栅极驱动技术领域，具体涉及一种移位寄存器、栅极驱动电路、阵列基板。
【背景技术】
[0002]在G0A(GateOn Array)模式的阵列基板中，用于驱动各栅线产生扫描信号(即轮流输出导通信号)的栅极驱动电路是直接制造在阵列基板的基底上的。其中，栅极驱动电路由多个级联的移位寄存器组成，每个移位寄存器的输出端连接一条栅线，通过向栅极驱动电路提供几个简单的控制信号，即可使各移位寄存器依次向各栅线输出导通信号。
[0003]通常阵列基板中栅线的扫描方向是确定的，或为正向(从上向下)扫描，或为反向(从下向上)扫描。但在有些情况下(如多屏显示时)，可能需要实现双向扫描(Dual Scan),即要求一个阵列基板即能正向扫描，也能反向扫描。
[0004]为实现双向扫描功能，必须对栅极驱动电路进行改变，增加其中器件的数量，并同时增加所需的控制信号(也就是增加控制信号线)。这导致现有能实现双向扫描功能的栅极驱动电路结构都很复杂，所需控制信号的数量也较多。
【实用新型内容】
[0005]本实用新型针对现有的能实现双向扫描功能的栅极驱动电路结构复杂、所需控制信号数量多的问题，提供一种结构简单且所需控制信号数量少的移位寄存器、栅极驱动电路、阵列基板。
[0006]解决本实用新型技术问题所采用的技术方案是一种移位寄存器，其包括:
[0007]缓冲放电单元，用于根据输入端、重置端的信号以及下拉节点的电平，控制是否将定压端的信号传至输出端，以及是否将定压端和第二时钟信号端的信号传至上拉节点；
[0008]保持单元，用于根据第二时钟信号端、定压端的信号和上拉节点的电平控制下拉节点的电平；
[0009]输出单元，用于根据上拉节点的电平控制是否将第一时钟信号端的信号传至输出端；
[0010]下拉单元，用于根据第二时钟信号端的信号控制是否将定压端的信号传至输出端；
[0011]充电单元，用于保持输出端的电平。
[0012]优选的是，所述缓冲单元包括第一晶体管、第二晶体管、第十晶体管、第七晶体管；其中，
[0013]所述第一晶体管的第一极连接第二时钟信号端，第二极连接上拉节点，栅极连接输入端；
[0014]所述第二晶体管的第一极连接上拉节点，第二极连接第一时钟信号端，栅极连接重置端；
[0015]所述第十晶体管的第一极连接上拉节点，第二极连接定压端，栅极连接下拉节点；
[0016]所述第七晶体管的第一极连接输出端，第二极连接定压端，栅极连接下拉节点。
[0017]进一步优选的是，所述保持单元包括第五晶体管、第六晶体管、第八晶体管、第九晶体管;其中，
[0018]所述第五晶体管的第一极连接第二时钟信号端，第二极连接下拉节点，栅极连接第八晶体管的第一极以及第九晶体管的第二极；
[0019]所述第六晶体管的第一极连接下拉节点，第二极连接定压端，栅极连接上拉节点；
[0020]所述第八晶体管的第一极连接第五晶体管的栅极，第二极连接定压端，栅极连接上拉节点；
[0021]所述第九晶体管的第一极连接第二时钟信号端，第二极连接第五晶体管的栅极，栅极连接第二时钟信号端。
[0022]进一步优选的是，所述输出单元包括第三晶体管;其中，
[0023]所述第三晶体管的第一极连接第一时钟信号端，第二极连接输出端，栅极连接上拉节点。
[0024]进一步优选的是，所述下拉单元包括第四晶体管;其中，
[0025]所述第四晶体管的第一极连接输出端，第二极连接定压端，栅极连接第二时钟信号端。
[0026]进一步优选的是，所述充电单元包括存储电容;其中，
[0027]所述存储电容的第一极连接上拉节点，第二极连接输出端。
[0028]进一步优选的是，所有晶体管均为N型晶体管；
[0029]或
[0030]所有晶体管均为P型晶体管。
[0031]解决本实用新型技术问题所采用的技术方案是一种栅极驱动电路，其包括:
[0032]多个级联的移位寄存器，所述移位寄存器为上述的移位寄存器。
[0033]优选的是，所述栅极驱动电路还包括:第一控制线、第二控制线、定压线;其中，
[0034]所述第一控制线与所有奇数级的移位寄存器的第一时钟信号端和所有偶数级的移位寄存器的第二时钟信号端相连；
[0035]所述第二控制线与所有偶数级的移位寄存器的第一时钟信号端和所有奇数级的移位寄存器的第二时钟信号端相连；
[0036]所述定压线与所有位寄存器的定压端相连；
[0037]所述移位寄存器的上拉节点连接上一级移位寄存器的重置端和下一级移位寄存器的输端。
[0038]解决本实用新型技术问题所采用的技术方案是一种阵列基板，其包括:
[0039]多条栅线；
[0040]上述的栅极驱动电路，栅极驱动电路的每个移位寄存器的输出端连接一条栅线。
[0041]本实用新型的栅极驱动电路可实现双向扫描，且其中的器件数量较少，与现有单向扫描的栅极驱动电路相当；并且其只需要两个控制信号(即两个时钟信号)，也与现有的单向扫描的栅极驱动电路相同；故该栅极驱动电路结构简单，成本低。
【附图说明】
[0042]图1为本实用新型的实施例的一种移位寄存器的结构示意图；
[0043]图2为本实用新型的实施例的一种栅极驱动电路的组成示意框图；
[0044]图3为本实用新型的实施例的一种移位寄存器正向驱动时的时序图；
[0045]图4为本实用新型的实施例的一种移位寄存器反向驱动时的时序图；
[0046]其中，附图标记为:Ml、第一晶体管;M2、第二晶体管;M3、第三晶体管;M4、第四晶体管;M5、第五晶体管;M6、第六晶体管;M7、第七晶体管;M8、第八晶体管;M9、第九晶体管;MlO、第十晶体管；C、存储电容；CLK、第一时钟信号端；CLKB、第二时钟信号端；VSS、定压端；RESET、重置端；INPUT、输入端;OUTPUT、输出端;PU、上拉节点;PD、下拉节点；CN、控制节点。
【具体实施方式】
[0047]为使本领域技术人员更好地理解本实用新型的技术方案，下面结合附图和【具体实施方式】对本实用新型作进一步详细描述。
[0048]实施例1:
[0049]如图1至图4所示，本实施例提供一种移位寄存器，其包括:
[0050]缓冲放电单元，用于根据输入端INPUT、重置端RESET的信号以及下拉节点PD的电平，控制是否将定压端VSS的信号传至输出端OUTPUT，以及是否将定压端VSS和第二时钟信号端CLKB的信号传至上拉节点PU;
[0051 ]保持单元，用于根据第二时钟信号端CLKB、定压端VSS的信号和上拉节点PU的电平控制下拉节点ro的电平；
[0052]输出单元，用于根据上拉节点PU的电平控制是否将第一时钟信号端CLK的信号传至输出端OUTPUT;
[0053]下拉单元，用于第二时钟信号端CLKB的信号控制是否将定压端VSS的信号传至输出端 OUTPUT;
[0054]充电单元，用于输出端OUTPUT的电平。
[0055 ]如图1所示，优选的，缓冲单元包括第一晶体管M1、第二晶体管M2、第十晶体管M1、第七晶体管M7;其中，
[0056]第一晶体管Ml的第一极连接第二时钟信号端CLKB，第二极连接上拉节点PU，栅极连接输入端INPUT;
[0057]第二晶体管M2的第一极连接上拉节点PU，第二极连接第一时钟信号端CLK，栅极连接重置端RESET;
[0058]第十晶体管MlO的第一极连接上拉节点PU，第二极连接定压端VSS，栅极连接下拉节点ro;
[0059]第七晶体管M7的第一极连接输出端OUTPUT，第二极连接定压端VSS，栅极连接下拉节点PD。
[0000]进一步优选的，保持单元包括第五晶体管M5、第六晶体管M6、第八晶体管M8、第九晶体管M9;其中，
[0061 ]第五晶体管M5的第一极连接第二时钟信号端CLKB，第二极连接下拉节点PD，栅极连接第八晶体管M8的第一极以及第九晶体管M9的第二极；
[0062]第六晶体管M6的第一极连接下拉节点F1D，第二极连接定压端VSS，栅极连接上拉节点HJ;
[0063]第八晶体管M8的第一极连接第五晶体管M5的栅极，第二极连接定压端VSS，栅极连接上拉节点PU;
[0064]第九晶体管M9的第一极连接第二时钟信号端CLKB，第二极连接第五晶体管M5的栅极，栅极连接第二时钟信号端CLKB。
[0065]进一步优选的，输出单元包括第三晶体管M3;其中，
[0066]第三晶体管M3的第一极连接第一时钟信号端CLK，第二极连接输出端OUTPUT，栅极连接上拉节点PU。
[0067]进一步优选的，下拉单元包括第四晶体管M4;其中，
[0068]第四晶体管M4的第一极连接输出端OUTPUT，第二极连接定压端VSS，栅极连接第二时钟信号端CLKB。
[0069]进一步优选的，充电单元包括存储电容C;其中，
[0070 ]存储电容C的第一极连接上拉节点PU，第二极连接输出端OUTPUT。
[0071]优选的，以上晶体管全部为N型晶体管，更具体为N型薄膜晶体管;或，以上晶体管全部为P型晶体管，更具体为P型薄膜晶体管。
[0072]本实施例还一种栅极驱动电路，其包括:
[0073]多个级联的上述的移位寄存器。
[0074]优选的，如图2所示，栅极驱动电路还包括:第一控制线、第二控制线、定压线；其中，
[0075]第一控制线与所有奇数级的移位寄存器的第一时钟信号端CLK和所有偶数级的移位寄存器的第二时钟信号端CLKB相连；
[0076]第二控制线与所有偶数级的移位寄存器的第一时钟信号端CLK和所有奇数级的移位寄存器的第二时钟信号端CLKB相连；
[0077]定压线与所有位寄存器的定压端VSS相连；
[0078]移位寄存器的上拉节点PU连接上一级移位寄存器的重置端RESET和下一级移位寄存器的输端。
[0079]也就是说，本实施例的栅极驱动电路中，各级移位寄存器并不是输出端与其他的移位寄存器相连，而是上拉节点与其他移位寄存器连接；当然，按照以上连接方式，第一级移位寄存器的输入端INPUT以及最后一级移位寄存器的重置端RESET没有输入，故需要为它们设置专门的信号线，引入使栅极驱动电路开始工作的初始信号，在此不再详细描述。
[0080]同时，该栅极驱动电路的两个控制线中分别提供反向的时钟信号，而相邻移位寄存器与两个控制线的连接方式相反，从而保证相邻移位寄存器收到的实际时钟信号相同；而定压线则为所有移位寄存器的定压端VSS提供恒定的电平信号。
[0081]可见，本实施例的栅极驱动电路可实现双向扫描，且其中的器件数量较少，与现有的单向扫描的栅极驱动电路相当；并且其只需要两个控制信号(即两个时钟信号，定压信号等看作控制信号)，也与现有的单向扫描的栅极驱动电路相同；故该栅极驱动电路结构简单，成本低。
[0082]具体的，下面以全部晶体管都是N型晶体管为例，具体说明本实施例的栅极驱动电路的运行方式。
[0083]情况S1:当移位寄存器正向(从上向下)扫描时，如图3所示，其工作过程具体包括以下阶段:
[0084]SI I阶段:为第一时钟信号端CLK提供高电平信号，为第二时钟信号端CLKB提供低电平信号，为输入端INPUT提供高电平信号，为重置端RESET提供低电平信号，为定压端VSS提供低电平信号。
[0085]本阶段中，本级(第η级)移位寄存器实际工作状态并未产生变化，但由于其输入端INPUT连接的是上一级(第η-1级)移位寄存器的上拉节点PU，故本阶段的状态是实际存在的，因此要进行说明。当然，对第一级移位寄存器，则可用单独的信号作为其输入端INPUT的输入，故其可不存在本阶段，而直接从以下SI 2阶段开始工作。
[0086]在正向扫描时，上一级(第η-1级)移位寄存器先于本级(第η级)移位寄存器开始工作，故上一级移位寄存器的上拉节点PU变为高电平时即会向本级移位寄存器的输入端INPUT提供高电平信号。由此，第一晶体管Ml导通，第二时钟信号端CLKB的低电平信号经第一晶体管Ml引入上拉节点PU，上拉节点HJ为低电平，由于存储电容C的作用，输出端OUTPUT也为低电平，移位寄存器输出低电平。
[0087]SI2阶段:为第一时钟信号端CLK提供低电平信号，为第二时钟信号端CLKB提供高电平信号，为输入端INPUT提供高电平信号，为重置端RESET提供低电平信号，为定压端VSS提供低电平信号。
[0088]本阶段中，输入端INPUT仍为高电平，第一晶体管Ml继续导通，将第二时钟信号端CLKB的高电平信号导入上拉节点PU，上拉节点PU变为高电平，即上一级(第η-1级)移位寄存器的重置端RESET和下一级移位寄存器(第n+1级)的输出端OUTPUT均变为高电平;从而上一级移位寄存器进入以下S13阶段，而下一级移位寄存器进入以上Sll阶段。由于上拉节点PU为高电平，故第三晶体管M3导通，将第一时钟信号端CLK的低电平导入输出端OUTPUT，移位寄存器仍输出低电平。同时，上拉节点HJ的高电平还使第六晶体管M6和第八晶体管M8导通，将定压端VSS的低电平引入控制节点CN和下拉节点H);由此，虽然此时第二时钟信号端CLKB为高电平，但第九晶体管M9等效于断路，故第五晶体管M5也关断。
[0089]SI3阶段:为第一时钟信号端CLK提供高电平信号，为第二时钟信号端CLKB提供低电平信号，为输入端INPUT提供低电平信号，为重置端RESET提供高电平信号，为定压端VSS提供低电平信号。
[0090]本阶段中，输入端INPUT和第二时钟信号端CLKB均变为低电平，从而第一晶体管Ml和第四晶体管M4关断，第二时钟信号端CLKB和定压端VSS的信号不能进入上拉节点PU和输出端OUTPUT。而重置端RESET的信号为下一级(第n+1级)移位寄存器的上拉节点PU信号，此时变为高电平；由此，第二晶体管M2导通，第一时钟信号端CLK的高电平经第二晶体管M2进入上拉节点PU，上拉节点PU保持高电平，故第三晶体管M3导通，第一时钟信号端CLK的高电平经第三晶体管M3进入输出端OUTPUT，移位寄存器输出高电平。
[0091]S14阶段:为第一时钟信号端CLK提供低电平信号，为第二时钟信号端CLKB提供高电平信号，为输入端INPUT提供低电平信号，为重置端RESET提供高电平信号，为定压端VSS提供低电平信号。
[0092]本阶段中，重置端RESET仍为高电平，从而第一时钟信号端CLK的低电平经第二晶体管M2传至上拉节点PU，上拉节点PU变为低电平，即上一级(第η-1级)移位寄存器的重置端RESET和下一级移位寄存器(第n+1级)的输出端OUTPUT均变为低电平，故上一级移位寄存器进入以下S15阶段，而下一级移位寄存器进入以上S13阶段。进一步的，第六晶体管M6和第八晶体管M8关断，定压端VSS的低电平无法进入控制节点CN和下拉节点H)，故第二时钟信号端CLKB的高电平信号经第九晶体管M9、第五晶体管M5分别进入控制节点CN和下拉节点H)，使它们均为高电平。由此，与下拉节点PD相连的第十晶体管MlO和第七晶体管M7均导通，定压端VSS的低电平信号经第七晶体管M7进入输出端OUTPUT (当然同时也通过第四晶体管M4进入)，移位寄存器输出低电平。
[0093]S15阶段:为输入端INPUT提供低电平信号，为重置端RESET提供低电平信号，为定压端VSS提供低电平信号。
[0094]在本阶段中，输入端INPUT和重置端RESET均为低电平信号，故第二晶体管M2、第一晶体管Ml均关断。
[0095]这样，当第二时钟信号端CLKB提供高电平信号时，第九晶体管M9、第五晶体管M5、第四晶体管M4均导通，下拉节点PD为高电平，从而第十晶体管MlO和第七晶体管M7导通，定压端VSS的低电平信号使上拉节点PU和输出端OUTPUT均为低电平，移位寄存器输出低电平。
[0096]而当第二时钟信号端CLKB提供低电平信号时，第九晶体管M9、第五晶体管M5、第四晶体管M4均关断，定压端VSS的信号不能导入到输出端OUTPUT和上拉节点PU。存储电容C开始放电，但由于时钟信号的周期很短，故该放电时间很短，在下一次第二时钟信号端CLKB的高电平来临前，输出端OUTPUT仍可维持低电平，移位寄存器输出低电平。
[0097]由此可见，只要保证输入端INPUT和重置端RESET均为低电平，则不论两个时钟信号的状态如何，移位寄存器均能保持低电平输出。
[0098]可见，在正向扫描(SI情况)时，各级移位寄存器按照“第(η-l)级一第n级一第(n+I)级”的顺序(即从上至下的顺序)依次输出导通信号(高电平信号)，相邻移位寄存器的工作状态相差半个时钟周期。其中，对任意一级(第η级)移位寄存器，其所需的输入端INPUT信号比上拉节点PU的电平领先半个时钟周期，故正好可将上一级(第η-l级)移位寄存器的上拉节点PU连接其输入端INPUT;同时，其所需的重置端RESET信号比上拉节点PU的电平落后半个时钟周期，故正好可将下一级(第n + 1级)移位寄存器的上拉节点PU连接其重置端RESET;这样，即可使每级移位寄存器都依次经历相同的驱动过程，实现正向扫描。
[0099]情况S2:当移位寄存器反向(从下向上)扫描时，如图4所示，其工作过程具体包括以下阶段:
[0100]S21阶段:为第一时钟信号端CLK提供低电平信号，为第二时钟信号端CLKB提供高电平信号，为输入端INPUT提供低电平信号，为重置端RESET提供高电平信号，为定压端VSS提供低电平信号。
[0101]与正向扫描时类似，本阶段并无实际作用，但却是实际存在的，故在此进行说明。相对的，对最后一级移位寄存器，也可用单独的信号作为其重置端RESET的输入，故其可不存在本阶段，而直接从以下S22阶段开始工作。
[0102]在反向扫描时，下一级(第n+1级)移位寄存器先于本级(第η级)移位寄存器开始工作，故下一级移位寄存器的上拉节点PU变为高电平时即会向本级移位寄存器的重置端RESET提供高电平信号。由此，第二晶体管M2导通，将第一时钟信号端CLK的低电平信号引入上拉节点PU。同时二时钟信号端CLKB为高电平，第四晶体管M4导通，定压端VSS的低电平经第四晶体管M4进入输出端OUTPUT，移位寄存器输出低电平。
[0103]S22阶段:为第一时钟信号端CLK提供高电平信号，为第二时钟信号端CLKB提供低电平信号，为输入端INPUT提供低电平信号，为重置端RESET提供高电平信号，为定压端VSS提供低电平信号。
[0104]本阶段中，重置端RESET保持高电平，而第一时钟信号端CLK变为高电平，由此上拉节点PU也变为高电平，即上一级(第η-l级)移位寄存器的重置端RESET和下一级移位寄存器(第n+1级)的输入端ITPUT均变为高电平，从而上一级移位寄存器进入以上S21阶段，而下一级移位寄存器进入以下S23阶段。由于上拉节点PU为高电平，故第三晶体管M3导通，将第一时钟信号端CLK的高电平导入输出端OUTPUT;同时，第二时钟信号端CLKB为低电平，故第四晶体管M4关断，定压端VSS的低电平不会进入输出端OUTPUT;移位寄存器输出高电平。
[0105]S23阶段:为第一时钟信号端CLK提供低电平信号，为第二时钟信号端CLKB提供高电平信号，为输入端INPUT提供高电平信号，为重置端RESET提供低电平信号，为定压端VSS提供低电平信号。
[0106]本阶段中，下一级(第n+1)级移位寄存器进入以下S24阶段，故其上拉节点PU变为低电平，即本级(第η级)移位寄存器的重置端RESET变为低电平；同时上一级(第η-l)级移位寄存器进入以上S22阶段，故本级(第η级)级移位寄存器的输入端INPUT变为高电平。由于输入端INPUT为高电平，故第一晶体管Ml导通，将第二时钟信号端CLKB的高电平信号引入上拉节点PU，上拉节点PU保持高电平。进而，第三晶体管M3导通，将第一时钟信号端CLK的低电平弓I入输出端OUTPUT，移位寄存器输出低电平。
[0107]S24阶段:为第一时钟信号端CLK提供高电平信号，为第二时钟信号端CLKB提供低电平信号，为输入端INPUT提供高电平信号，为重置端RESET提供低电平信号，为定压端VSS提供低电平信号。
[0108]本阶段中，输入端INPUT保持高电平，故第二时钟信号端CLKB的低电平经过第一晶体管Ml将上拉节点PU变为低电平，进而第三晶体管M3关断，第一时钟信号端CLK的信号不能进入输出端OUTPUT，输出端OUTPUT根据存储电容C的作用保持低电平，移位寄存器输出低电平。
[0109]S25阶段:输入端INPUT提供低电平信号，为重置端RESET提供低电平信号，为定压端VSS提供低电平信号。
[0110]与以上正向扫描使的S15阶段相同，本阶段中，由于输入端INPUT和重置端RESET均为低电平，故通过存储电容C的作用，不论两个时钟信号端的信号如何，输出端OUTPUT都保持低电平，在此不再详细描述。
[0111]可见，在反向扫描(S2情况)时，各级移位寄存器按照“第(n+1)级一第η级一第(n-1)级”的顺序(即从下至上的顺序)依次输出导通信号(高电平信号)，相邻移位寄存器的工作状态相差半个时钟周期。其中，对任意一级(第η级)移位寄存器，其所需的输入端INPUT信号比上拉节点PU的电平落后半个时钟周期，故正好可将上一级(第η-l级)移位寄存器的上拉节点PU连接其输入端INPUT;同时，其所需的重置端RESET信号比上拉节点PU的电平领先半个时钟周期，故正好可将下一级(第n + 1级)移位寄存器的上拉节点PU连接其重置端RESET;这样，即可使每级移位寄存器都依次经历相同的驱动过程，实现反向扫描。
[0112]由此可见，本实施例的栅极驱动电路中，只要改变其初始信号的情况，即可分别实现正向扫描和反向扫描两种不同的扫描方式，即实现双向扫描。
[0113]应当理解，虽然以上是以所有晶体管均为N型晶体管为例进行说明，但应当理解，若所有晶体管均为P型晶体管，则只要使所有信号的电平都相反，即可使栅极驱动电路按照相同的过程进行工作和输出(区别仅在于输出信号中以低电平为导通信号)。由于其工作过程是完全相对的，故在此不再详细描述。
[0114]实施例2:
[0115]本实施例提供一种阵列基板，其包括
[0116]多条栅线；
[0117]上述的栅极驱动电路，栅极驱动电路的每个移位寄存器的输出端连接一条栅线。
[0118]当然，阵列基板中还应包括数据线、像素电路等其他已知结构，在此不再详细描述。
[0119]本实施例还提供一种显示装置，其包括上述的阵列基板。
[0120]具体的，该显示装置可为液晶显示面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0121]可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。
【主权项】
1.一种移位寄存器，其特征在于，包括: 缓冲放电单元，用于根据输入端、重置端的信号以及下拉节点的电平，控制是否将定压端的信号传至输出端，以及是否将定压端和第二时钟信号端的信号传至上拉节点； 保持单元，用于根据第二时钟信号端、定压端的信号和上拉节点的电平控制下拉节点的电平； 输出单元，用于根据上拉节点的电平控制是否将第一时钟信号端的信号传至输出端； 下拉单元，用于根据第二时钟信号端的信号控制是否将定压端的信号传至输出端； 充电单元，用于保持输出端的电平。2.根据权利要求1所述的移位寄存器，其特征在于，所述缓冲单元包括第一晶体管、第二晶体管、第十晶体管、第七晶体管;其中， 所述第一晶体管的第一极连接第二时钟信号端，第二极连接上拉节点，栅极连接输入端； 所述第二晶体管的第一极连接上拉节点，第二极连接第一时钟信号端，栅极连接重置端； 所述第十晶体管的第一极连接上拉节点，第二极连接定压端，栅极连接下拉节点； 所述第七晶体管的第一极连接输出端，第二极连接定压端，栅极连接下拉节点。3.根据权利要求2所述的移位寄存器，其特征在于，所述保持单元包括第五晶体管、第六晶体管、第八晶体管、第九晶体管;其中， 所述第五晶体管的第一极连接第二时钟信号端，第二极连接下拉节点，栅极连接第八晶体管的第一极以及第九晶体管的第二极； 所述第六晶体管的第一极连接下拉节点，第二极连接定压端，栅极连接上拉节点；所述第八晶体管的第一极连接第五晶体管的栅极，第二极连接定压端，栅极连接上拉节点； 所述第九晶体管的第一极连接第二时钟信号端，第二极连接第五晶体管的栅极，栅极连接第二时钟信号端。4.根据权利要求3所述的移位寄存器，其特征在于，所述输出单元包括第三晶体管；其中， 所述第三晶体管的第一极连接第一时钟信号端，第二极连接输出端，栅极连接上拉节点。5.根据权利要求4所述的移位寄存器，其特征在于，所述下拉单元包括第四晶体管；其中， 所述第四晶体管的第一极连接输出端，第二极连接定压端，栅极连接第二时钟信号端。6.根据权利要求5所述的移位寄存器，其特征在于，所述充电单元包括存储电容;其中， 所述存储电容的第一极连接上拉节点，第二极连接输出端。7.根据权利要求6所述的移位寄存器，其特征在于， 所有晶体管均为N型晶体管； 或 所有晶体管均为P型晶体管。8.一种栅极驱动电路，其特征在于，包括: 多个级联的移位寄存器，所述移位寄存器为权利要求1至7中任意一项所述的移位寄存器。9.根据权利要求8所述的栅极驱动电路，其特征在于，还包括:第一控制线、第二控制线、定压线;其中， 所述第一控制线与所有奇数级的移位寄存器的第一时钟信号端和所有偶数级的移位寄存器的第二时钟信号端相连； 所述第二控制线与所有偶数级的移位寄存器的第一时钟信号端和所有奇数级的移位寄存器的第二时钟信号端相连； 所述定压线与所有位寄存器的定压端相连； 所述移位寄存器的上拉节点连接上一级移位寄存器的重置端和下一级移位寄存器的输端。10.一种阵列基板，其特征在于，包括: 多条栅线； 权利要求8或9所述的栅极驱动电路，栅极驱动电路的每个移位寄存器的输出端连接一条栅线。
【文档编号】G09G3/20GK205564251SQ201620359115
【公开日】2016年9月7日
【申请日】2016年4月26日
【发明人】陈华斌
【申请人】北京京东方显示技术有限公司, 京东方科技集团股份有限公司