专利名称：讯号驱动系统及其移位寄存单元的制作方法
技术领域：
本发明涉及一种讯号驱动系统及其移位寄存单元，特别是涉及一种具有多级移位寄存单元的讯号驱动系统，其中每一级移位寄存单元的运作不受其它级移位寄存单元的栅极脉冲讯号影响。
背景技术：
如图1所示的一种现有液晶显示器10，包含一组驱动电路(DrivingCircuit)电连接至一液晶显示面板12，藉以控制该液晶显示面板12上多个像素(Pixel)单元20的讯号输出，其中每三个红、绿、蓝(RGB)像素单元20构成一像素，并使该等像素呈阵列排列。该驱动电路进一步包括一栅极驱动器(Gate Driver)14依序电连接数条横向扫描线(或称栅极线)以分别输出栅极脉冲讯号(Gate Pulse Signal)至每一对应的像素单元20，以及一源极驱动器(Source Driver)16依序电连接数条纵向数据线(或称源极线)以分别传送数据讯号(Data Signal)至每一对应的像素单元20，其中在每一条横向扫描线与每一条纵向数据线交会之处分别连接一对应像素单元20的开关元件(如晶体管22的栅极与源极)的两端。当该栅极驱动器14输出一栅极脉冲讯号以使每一列像素单元20的晶体管22依序开启时，该源极驱动器16同时输出对应的数据讯号以对该列的像素单元20中的电容充电至所需的电压电平，藉以显示不同的灰阶。
在目前TFT-LCD的设计技术中，已经开发出一种整合驱动电路(GateDriver Integrated Circuit)的设计，其主要功能是将原本设计于栅极驱动IC内的移位寄存器(Shift Register)改在玻璃基板上实现，以降低栅极驱动IC的成本。目前以低温多晶硅(Low Temperature Poly-Silicon，LTPS)工艺技术所制作的面板多采用该类整合驱动电路，这是因为低温多晶硅(LTPS)工艺大多采用多晶硅，其晶体管载流子迁移率(Mobility)较非晶硅工艺高出两百倍以上。既使如此，为了降低面板的制作成本，载流子迁移率(Mobility)极低的非晶硅工艺也已逐渐将电路设计制作于玻璃上。
如图2所示，即显示一种现有整合驱动电路，其是由多级的移位寄存器(Shift Register Stages 1～N)串联而成，其中每一级移位寄存器(如Stage 1)31依据一时钟产生器38产生的第一或第二时钟讯号C1、C2、以及输入端(IN)接收到的一输入讯号32(如图为一初始扫描脉冲VST)输出，以使其输出端(OUT)输出一栅极脉冲讯号33；同时，提供该栅极脉冲讯号33作为其下一级的移位寄存器(如Stage 2)31的一输入讯号32，且该级的移位寄存器31的控制讯号34是由其下一级移位寄存器31输出的栅极脉冲讯号33来提供。但是，由于每一级移位寄存器(如Stage 2)31的输入讯号32是直接由上一级移位寄存器(如Stage 1)31输出的栅极脉冲讯号33所提供，因此当该上一级移位寄存器(如Stage 1)31有严重的RC负载产生时，会导致给该级移位寄存器(如Stage 2)31的输入讯号在时序上的延迟，且接下来其他各级移位寄存器(Stage 3～N)31输出的栅极脉冲讯号也因此而延迟。
为解决此输入讯号延迟的问题，请参阅图3所示，美国专利公告第6,845,140号改用外加于每两级移位寄存器(如SR1及SR2)之间的一进位缓冲器(Carry Buffer，CB)的晶体管(TR1)产生一进位讯号(Carry Signal)，以取代传统直接由每一级移位寄存器输出的栅极脉冲讯号作为下一级移位寄存器的输入讯号。然而，因为其每一级移位寄存器的控制讯号仍是由下一级移位寄存器输出的栅极脉冲讯号来提供。倘若液晶面板中的栅极线(Gate Line)与数据线(Data Line)因为某些缺陷而短路在一起时，则会导致该级移位寄存器电路无法正常工作。
类似的设计亦为另三件美国专利公告第5,410,583、5,434,899及5,517,542号所分别揭示，正如图4所示的移位寄存器(n)所需的控制讯号皆是由下两级的移位寄存器(n+2)的栅极线输出讯号(OUTn+2)提供，因此其同样存在所述若液晶面板中的栅极线与数据线因为某些缺陷而短路在一起时，则会而导致该级(n)及接下来其他几级移位寄存器电路无法正常工作的问题。
因是，对液晶面板设计而言，如何解决所述现有驱动电路中每一级移位寄存器以其他邻近寄存器的输出讯号作为控制讯号而易受牵连导致电路失效的问题，将是一极为重要的课题。
发明内容
为解决上述现有技术的问题，本发明的主要目的在于提供一种讯号驱动系统，其每一级移位寄存单元皆能避免受制于其他各级移位寄存单元输出的栅极脉冲讯号的影响，故能维持其电路的正常独立运作。
依据本发明的上述目的，本发明提供一种讯号驱动系统，用于产生液晶显示器(LCD)的栅极讯号，其包含多级串联的移位寄存单元，其中每一移位寄存单元包含一移位寄存器电路及一进位缓冲单元。该移位寄存器电路进一步包括一输入端、一输出端、一第一上拉开关单元、一第一下拉开关单元、一第二下拉开关单元及一驱动单元。当该第一上拉开关单元受到该驱动单元的讯号触发而开启时，基于一第一时钟讯号或一第二时钟讯号，在该输出端输出一栅极脉冲讯号至面板。该驱动单元依据一输入脉冲讯号(如一初始的扫描讯号或来自上一级移位寄存单元产生的输入讯号)、第一时钟讯号或第二时钟讯号，产生一驱动脉冲讯号且该讯号经过一节点，以驱动第一上拉开关单元的开启或关闭，以及该进位缓冲单元的开启或关闭。当该第一下拉开关单元受到该第一时钟讯号或第二时钟讯号的触发而开启导通时，连接该输出端至一低阶电压源，以将该输出端的电压电平下拉至一低电位。当该第二下拉开关单元接收到一来自下一级移位寄存单元的控制脉冲讯号而开启时，连接该低阶电压源至所述节点，以使该节点的电压电平下拉至一低电位。当该进位缓冲单元受到该驱动单元的驱发脉冲讯号的触发，基于第一时钟讯号或第二时钟讯号，产生一控制脉冲讯号至该上一级移位寄存单元的第二下拉开关单元，以控制其开启或关闭。因此，每一移位寄存单元仅依该第一时钟讯号或第二时钟讯号，以及其下一级移位寄存单元的进位缓冲单元的输出讯号脉冲的控制，即可稳定的依照周期延迟输出各级移位寄存单元的栅极脉冲讯号。
本发明进一步提供一种移位寄存单元，用于接收一输入讯号脉冲、一第一时钟讯号及一第二时钟讯号，以及经由一输出端输出一栅极脉冲讯号。该移位寄存单元包含一第一上拉开关单元、一第一下拉开关单元、一第二下拉开关单元、一进位缓冲单元以及一驱动单元。当该第一上拉开关单元受到该驱动单元的驱动脉冲讯号触发而开启时，基于该第一时钟讯号或一第二时钟讯号，于该输出端输出该栅极脉冲讯号至面板。该驱动单元依据该输入脉冲讯号(如来自于一初始脉冲讯号或自上一级移位寄存单元的进位缓冲单元)、第一时钟讯号或第二时钟讯号，产生一驱动脉冲讯号且该讯号经过一节点，以控制第一上拉开关单元的开启或关闭，以及该进位缓冲单元的开启或关闭。当该第一下拉开关单元受到该驱动单元内的一讯号触发而开启时，连接该输出端至一低阶电压源，以将该输出端的电压电平下拉至一低电位。当该第二下拉开关单元受到一来自下一级移位寄存单元的控制脉冲讯号而开启时，连接该低阶电压源至所述节点，使该节点的电压电平下拉至一低电位。该进位缓冲单元具有一进位开关单元，其受到该驱动单元的驱动脉冲讯号触发时，基于第一时钟讯号或第二时钟讯号，产生一控制脉冲讯号，以控制至上一级移位寄存单元的第二下拉开关单元的开启或关闭。藉此，每一移位寄存单元是依据该第一时钟讯号或第二时钟讯号，以及下一级移位寄存单元的进位缓冲单元的输出讯号脉冲的控制，输出该级移位寄存单元的栅极脉冲讯号。
图1是现有技术的液晶显示器的功能方块图。
图2是现有的整合电路的电路方块图。
图3是美国专利公告第6,845,140号的移位寄存器的方块图。
图4是美国专利公告第5,517,542号的移位寄存器的方块图。
图5是本发明的移位寄存器的功能方块图。
图6是图5的寄存单元的电路图。
图7是图6位于各节点的讯号时序图。
图8A至图8C，是现有技术中以下一级寄存器的输出作为此级寄存器的控制讯号的电路模拟结果，其分别针对节点OUT(n+1)在正常操作、固定在Vgh与Vgl时所做的模拟分析图。
图9A至图9C，本发明的电路模拟结果，其分别针对节点OUT(n+1)在正常操作、固定在Vgh与Vgl时所做的模拟分析图。
附图符号说明10 液晶显示器 12 液晶显示面板14 栅极驱动器 16 源极驱动器20 像素单元 22 晶体管30 移位寄存器 31 移位寄存单元32 输入讯号 33 输出讯号
34 控制讯号 38 时钟产生器50 移位寄存器OUT(n) 输出端56 时钟产生器6 进位缓冲单元M1 第一驱动开关单元 M2 第一上拉开关单元M3 进位开关单元 M5 第一下拉开关单元M6 第二驱动开关单元 M7 第三驱动开关单元M8 第四驱动开关单元 M9 第五驱动开关单元M10 第二下拉开关单元 SRU1-SRUn+1移位寄存单元CK 第一时钟讯号 DRUn-DRUn+1驱动单元XCK 第二时钟讯号 SRC1-SRCn移位寄存器电路VST 扫描脉冲讯号 N1 节点具体实施方式
请参阅图5，其为一种依据本发明较佳实施例的讯号驱动系统50的功能方块图。该讯号驱动系统50包含多级串联的移位寄存单元SRU1-SRUn，其中每一级移位寄存单元SRU1～n包含一移位寄存电路SRC1～n及一进位缓冲单元(Carry Buffer)CB1～n，且每一级移位寄存单元SRU1～n依序输出其栅极脉冲讯号的时机是遵循一时钟产生器56提供的具有特定进位时钟周期(ClockCycle)的一第一时钟讯号CK或一第二时钟讯号XCK，其中该第一时钟讯号CK与第二时钟讯号XCK互为反相。
初始时，当该第一级移位寄存单元SRU1在接收到一初始扫描脉冲讯号VST的输入后，该第一级移位寄存单元SRU1会依据该第一时钟讯号CK的周期，经由一栅极线输出一栅极脉冲讯号(Gate1)至液晶面板开始进行扫描(其运作的详细内容待后详述)。
接下来的每一级移位寄存单元(如SRU2)受到其上一级移位寄存单元(如SRU1)的一输入讯号的触发，依据第一时钟讯号CK或第二时钟讯号XCK、及其下一级移位寄存单元(如SRU3)的进位缓冲单元(如CB3)输出的一控制脉冲讯号(待后详述)，藉此可使各级移位寄存单元SRU1～n分别以每隔一标准时钟周期的时间间隔，依序延迟输出其栅极脉冲讯号(Gate1-n)。请进一步参阅图6所示，为依据图5的移位寄存单元的电路图。每一级移位寄存单元SRUn包含一输入端IN(n-1)、一输出端OUT(n)、一驱动电路DRUn、一第一上拉开关单元M2、一第一下拉开关单元M5、一第二下拉开关单元M10以及一具有进位开关单元M3的进位缓冲单元6，其中于本实施例中各开关单元能皆以晶体管具体实现。
该驱动电路DRUn包括一第一驱动开关单元M1、一第二驱动开关单元M6、一第三驱动开关单元M7、一第四驱动开关单元M8以及一第五驱动开关单元M9。该驱动电路DRUn的第一驱动开关单元M1的栅极和源极电连接于上一级的移位寄存单元SRUn-1的进位缓冲单元的讯号输出(即为该级移位寄存单元SRUn的输入端IN(n-1))，而第一驱动开关单元M1的漏极则经由一节点N1电连接于该第一上拉开关单元M2的栅极，以及该进位缓冲单元6的开关单元M3的栅极。藉此，该第一驱动开关单元M1根据该输入端IN(n-1)(如自上一级移位寄存单元SRUn-1的进位开关单元M3的输出)的输入脉冲讯号电平的高低，开启或关闭该输入讯号IN(n-1)的导通，以产生一驱动脉冲讯号且该讯号经过一节点N1，藉以控制该第一上拉开关单元M2及该进位缓冲单元6的进位开关单元M3的开启或关闭。该第二驱动开关单元M6的栅极及源极分别连接该第一时钟讯号CK的输入，根据第一时钟讯号CK的讯号电平高低，开启或关闭该第一时钟讯号CK的导通。该第三驱动开关单元M7的栅极连接第二时钟讯号XCK的输入，其漏极连接至一低电平电压源VSS，以及其源极分别连接至该第二驱动开关单元M6的漏极、第五驱动开关单元M9的栅极、第四驱动开关单元M8的源极以及第一下拉开关单元M5的栅极，藉此根据第二时钟讯号XCK的高电平讯号，以使第五驱动开关单元M9的栅极以及第一下拉开关单元M5的栅极分别电连接低该电平电压源VSS，以关闭第五驱动开关单元M9以及第一下拉开关单元M5。该第四驱动开关单元M8的栅极连接至该移位寄存单元SRUn的进位缓冲单元6的进位开关单元M3的讯号输出IN(n)，其漏极连接至该低电平电压源VSS，以及其源极分别连接至该第二驱动开关单元M6的漏极、第三驱动开关单元M7的源极、第五驱动开关单元M9的栅极以及第一下拉开关单元M5的栅极，根据该讯号输出IN(n)的高电平讯号，关闭第五驱动开关单元M9以及第一下拉开关单元M5，并下拉第一时钟讯号CK的电平。该第五驱动开关单元M9，其栅极分别连接所述第三与第四驱动开关单元M7、M8的源极、第一下拉开关单元M5的栅极、以及第二驱动开关单元M6的漏极，其源极分别连接节点N1与第一驱动开关单元M1的漏极、该进位开关单元M3的栅极以及第一上拉开关单元M2的栅极，其漏极连接至该低电平电压源VSS；藉此，当该第二驱动开关单元M6基于第一时钟讯号CK为高电平而产生一触发讯号开启该第五驱动开关单元M9时，使节点N1连接至该低电平电压源VSS，将该节点N1上的电位下拉至一低电平，藉以关闭该第一上拉开关单元M2与该进位开关单元M3的导通。
每一移位寄存单元SRUn的进位驱动单元6包括一进位开关单元M3，该进位开关单元M3的栅极与所述第一上拉开关单元M2的栅极共同连接，因此可同时受触发开启而各自导通。该进位开关单元M3的源极连接于第一时钟讯号CK。该进位开关单元M3的漏极分别连接至其上一级寄存单元SRUn-1的第二下拉开关单元M10的栅极，以及连接至其下一级移位寄存单元SRUn+1的输入端IN(n)，因此该进位开关单元M3的漏极的输出的脉冲讯号可作为上一级寄存单元SRUn-1的一控制脉冲讯号，同时也作为下一级寄存单元SRUn+1的输入脉冲讯号，并触发该第四驱动开关单元M8的栅极。
该第一上拉开关单元M2的源极连接第一时钟讯号CK的输入，其漏极分别连接至该输出端OUT(n)与该第一下拉开关单元M5的源极。藉此，当该第一上拉开关单元M2的栅极受该驱动电路DRUn经由节点N1产生的高电平驱动脉冲讯号触发而开启时，可基于该第一时钟讯号CK，使该输出端OUT(n)输出其高电平的栅极脉冲讯号。
该第二下拉开关单元M10的栅极连接下一级移位寄存单元SRUn+1的进位驱动单元6的进位开关单元M3的漏极，其源极连接节点N1，且其漏极连接至该低电平电压源VSS。藉此，当该下一级移位寄存单元SRUn+1自其进位开关单元M3发出一控制脉冲讯号以触发该级移位寄存单元SRUn的第二下拉开关单元M10栅极进行开启时，使该节点N1连接至该低电平电压源VSS，以确保该输出端OUT(n)输出栅极脉冲讯号之后，该节点N1的电平回复至低电位，进而使该第一上拉开关单元M2关闭该第一时钟讯号CK传送至该输出端OUT(n)。该第一下拉开关单元M5的源极连接该输出端OUT(n)，其漏极连接至该低电平电压源VSS，以及其栅极与该第五驱动开关单元M9的栅极并联。
如图7所示，为依据图6中各节点的讯号时序图。当上一级移位寄存单元SRUn-1的进位缓冲单元输出的脉冲讯号IN(n-1)(即该级移位寄存单元SRUn的输入讯号)处于高电平时(时钟周期T1-T2)，该级移位寄存单元SRUn的第一驱动开关单元M1会导通，经由该节点N1产生一高电平的栅极脉冲讯号，以触发第二开关单元M2与该进位开关单元M3的两栅极开启。藉此，使得第二开关单元M2与该进位开关单元M3分别导通以传送该第一时钟讯号CK，但因第一时钟讯号CK正处于低电压电平，所以输出端OUT(n)及下一级输入端IN(n)处于低电平。因输入讯号IN(n-1)同步于该第二时钟讯号XCK的周期T1-T2，故在此周期T1-T2中，该第二时钟讯号XCK亦为高电平，会开启该级移位寄存单元SRUn的第三驱动开关单元M7，使该第一下拉开关单元M5的栅极及第五驱动开关单元M9的栅极分别连接至该低电平电压源VSS，以确保该输出端OUT(n)及节点N1在此周期T1-T2中，是分别与该低电平电压源(Vss)断开的。
当上一级移位寄存单元SRUn-1的进位缓冲单元输出的脉冲讯号IN(n-1)处于低电压电平时(时钟周期T2-T3)，使得第一驱动开关单元M1不导通。此时因该第一时钟讯号CK已处于高电平，节点N1的讯号会因为讯号耦合的因素而持续维持在高电压电平，并导致第二开关单元M2与该进位开关单元M3仍维持开启并导通的状态，故使输出端OUT(n)输出一高电平的栅极脉冲讯号。且该进位开关单元M3亦同时输出一高电平脉冲讯号分别至上一级移位寄存单元SRUn-1的第二下拉开关单元M10的栅极、下一级移位寄存单元SRUn+1的输入端IN(n)、及该第四驱动开关单元M8的栅极。此外，所述驱动电路DRUn的第二驱动开关单元M6依据第一时钟讯号CK的高电平，进一步触发该第一下拉开关单元M5开启。因而接下来在时段T4-T5期间，由于第一下拉开关单元M5处于开启状态，故第一下拉开关单元M5会导通以电连接该低电平电压源VSS。因为低电平电压源VSS提供一直流低电压电平，故此时输出端Out(n)的输出亦为低电平。在该进位开关单元M3输出一高电平脉冲讯号时，亦会触发第四驱动开关单元M8栅极的开启，以在时钟周期T2-T3中，断开该输出端OUT(n)及节点N1分别与该低电平电压源(VSS)的连接，以产生一高电平的栅极脉冲讯号。
利用上述的机制，每一级移位寄存单元SRUn在时段T1-T2期间输入一高电压电平，而其输出端OUT(n)于时段T2-T3期间输出高电平并在时点T3之后又回复为低电压电平，以达到延迟输出的目的。
为了避免因为节点N1在时点T3之后一直维持在高电压电平而使得开关单元M1、M2的临界电压发生偏移，所以有必要在输出端OUT(n)输出高电平之后，快速地将节点N1的电压电平回复到低电压电平。请参阅图6及图7所示，在移位寄存单元SRUn输出高电压电平之后的T3-T4时段，此时下一级寄存单元SRUn+1的节点N1同样会因为讯号耦合的因素而持续维持在高电压电平，而该下一级寄存单元SRUn+1的进位缓冲单元6的进位开关单元M3的栅极连接于该节点N1，因此该进位开关单元M3导通，而此时第二时钟讯号XCK处于高电压电平，因此该下一级寄存单元SRUn+1的进位开关单元M3输出一高电平脉冲讯号至该级移位寄存单元SRUn的第二下拉开关单元M10的栅极，使该级移位寄存单元SRUn的节点N1电连接低电平电压源VSS。因为电压源VSS提供一直流低电压电平，故此时该级寄存单元SRUn的节点N1输出亦为低电平。如此一来，该级移位寄存单元SRUn在时段T2-T3之间，于输出端OUT(n)输出一高电平脉冲讯号之后，因为下一级移位寄存单元SRUn+1的进位开关单元M3的开启，而使该移位寄存单元SRUn的第二下拉开关单元M10导通，进而导致节点N1由高电压电平下拉至低电压电平，所以第一上拉开关单元M2的栅极就可以避免因长时间处于高电压电平所导致的偏压效应而缩短其使用寿命。
在所述实施方式中，所述众多开关单元M1-M10可以由晶体管来实现，其运作方式以为本领域的技术人员所熟知，在此不另赘述。
由于该进位缓冲单元6的进位开关单元M3是基于该第一时钟或第二时钟讯号而产生控制脉冲讯号，而非使用现有技术中的每一移位寄存器输出的栅极脉冲讯号，即便液晶面板中的栅极线与数据线因为某些缺陷而短路在一起时，本发明的移位寄存器的电路仍可独立正常工作。
请参阅图8A至图8C所示，其是现有技术中以下一级移位寄存器的栅极输出作为上一级移位寄存器的控制讯号的电路模拟结果。图8A显示其中一级移位寄存器的栅极脉冲讯号OUT(n)、上一级输入讯号IN(n-1)、及下一级移位寄存器的栅极脉冲讯号OUT(n+1)波形皆正常。图8B显示该上一级输入讯号IN(n-1)正常，但该下一级移位寄存器的栅极脉冲讯号OUT(n)被设定固定处在一高电平电压(Vgh)时，该级移位寄存器会因此受影响，无法输出其栅极脉冲讯号OUT(n)，故代表电路失效。图8C图显示该上一级输入讯号IN(n-1)正常，但该下一级移位寄存器的栅极脉冲讯号OUT(n+1)被设定固定处于一低电平电压(Vgl)时，该级移位寄存器亦会受影响，其栅极脉冲讯号OUT(n)出现失真的问题，代表电路失效。由此可知，当下一级移位寄存器的栅极脉冲讯号OUT(n+1)因液晶面板内画素短路而造成电平无法改变时，连带影响该级移位寄存器的栅极脉冲讯号OUT(n)波形的正确性，而导致接下来整串电路的失效。
相反的，请参阅图9A至图9C所示，其为依据本发明的电路模拟结果。图9A显示其中一级移位寄存器输出的栅极脉冲讯号OUT(n)、上一级输入讯号IN(n-1)、及下一级移位寄存器输出的栅极脉冲讯号OUT(n+1)波形皆正常。图9B显示该上一级输入讯号IN(n-1)正常，但该下一级移位寄存器输出的栅极脉冲讯号OUT(n+1)被设定固定处在一高电平电压(Vgh)时，该级移位寄存器不受影响，仍可正常输出其栅极输出讯号OUT(n)波形。又图9C图显示该上一级输入讯号IN(n-1)正常，但该下一级移位寄存器的栅极脉冲讯号OUT(n+1)被设定固定处于一低电平电压(Vgl)时，该级移位寄存器亦正常输出栅极脉冲讯号OUT(n)。故此可验证本发明确实可避免面板内短路而造成的问题。
这是因为相较于现有技术，本发明的每一级移位寄存器SRUn的第二下拉开关单元M10的开启与关闭，皆是利用其下一级移位寄存单元SRUn+1的进位缓冲单元6输出的脉冲讯号来控制，因此能在该下一级移位寄存单元SRUn+1输出栅极脉冲时，即确保该级移位寄存器SRUn的节点N1与输出OUT(n)的电位下拉至低电平。藉此，不仅可以改善输入延迟的状况，而且可以维持开关单元M2的使用寿命，同时可以保证每一级移位寄存器SRUn输出的栅极脉冲讯号不受其他级移位寄存器输出的栅极讯号问题的牵连，使该级移位寄存器的电路仍可正常工作。
以上所述者仅为本发明的较佳实施方式，本领域的技术人员依本发明的精神所作的等效修饰或变化，皆涵盖于本发明的权利要求的范围内。
权利要求
1.一种讯号驱动系统，其包含多级串联的移位寄存单元，其中每一级移位寄存单元包含一输入端，用于接收一输入脉冲讯号，以及一输出端，用于输出一栅极脉冲讯号；一驱动单元，依据一第一时钟讯号、一第二时钟讯号以及该输入脉冲讯号，产生一驱动脉冲讯号且使该驱动脉冲讯号通过一节点；一第一上拉开关单元，受所述驱动脉冲讯号触发时，利用该第一时钟讯号或第二时钟讯号，使该输出端输出该栅极脉冲讯号；一第一下拉开关单元，受该第一时钟讯号或第二时钟讯号触发时，将该输出端电连接至一低电平电压源；一进位开关单元，受所述驱动脉冲讯号触发时，根据第一时钟讯号或第二时钟讯号，产生一脉冲讯号至一下一级移位寄存单元的输入端；以及一第二下拉开关单元，受该下一级移位寄存单元的进位开关单元产生的脉冲讯号触发时，将所述节点电连接至该低电平电压源。
2.如权利要求1所述的讯号驱动系统，其中该第一时钟讯号与该第二时钟讯号互为反相。
3.如权利要求1所述的讯号驱动系统，进一步具有一进位缓冲单元，且所述进位开关单元设于该进位缓冲单元中。
4.如权利要求3所述的讯号驱动系统，其中所述进位开关单元连接至上一级移位寄存单元的第二下拉开关单元，当该进位开关单元受所述驱动脉冲讯号触发时，根据第一时钟讯号或第二时钟讯号，产生该脉冲讯号以触发上一级移位寄存单元的第二下拉开关单元，使该上一级移位寄存单元的驱动脉冲讯号被下拉至一低电平。
5.如权利要求1所述的讯号驱动系统，其中该第一上拉开关单元、该第一下拉开关单元、该第二下拉开关单元、以及该进位开关单元为晶体管。
6.如权利要求1所述的讯号驱动系统，其中该驱动单元包含一第一驱动开关单元，接受该输入脉冲讯号触发，以产生所述驱动脉冲讯号且使该驱动脉冲讯号通过该节点，以控制第一上拉开关单元与该进位开关单元。
7.如权利要求6所述的讯号驱动系统，其中该第一驱动开关单元为一晶体管。
8.如权利要求6所述的讯号驱动系统，其中该驱动单元进一步包含一第二驱动开关单元，受第一时钟讯号或第二时钟讯号其中之一的触发，并基于该第一时钟讯号或第二时钟讯号触发该第一下拉开关单元；一第三驱动开关单元，受其中另一时钟讯号的触发，关闭该第一下拉开关单元；一第四驱动开关单元，根据该进位开关单元输出的脉冲讯号进行开启或关闭；以及一第五驱动开关单元，分别依据所述第二、第三与第四驱动开关单元产生的触发讯号，藉以变化所述驱动脉冲讯号的电平。
9.如权利要求8所述的讯号驱动系统，其中该第二驱动开关单元、第三驱动开关单元、第四开关驱动单元及第五驱动开关单元为一晶体管。
10.一液晶显示器，其包含如权利要求1所述的讯号驱动系统。
11.一种移位寄存单元，包括一输入端，用于接收一输入脉冲讯号，以及一输出端，用于输出一栅极脉冲讯号一驱动单元，依据一第一时钟讯号或一第二时钟讯号、该输入脉冲讯号，产生一驱动脉冲讯号且使该驱动脉冲讯号经过一节点；一第一上拉开关单元，依据所述驱动脉冲讯号的触发，基于该第一时钟讯号或第二时钟讯号，使该输出端输出该栅极脉冲讯号；一第一下拉开关单元，依据所述驱动单元内的脉冲讯号，电连接该输出端至一低电平电压源；一进位缓冲单元，依据所述驱动脉冲讯号，根据第一时钟讯号或第二时钟讯号产生一脉冲讯号；以及一第二下拉开关单元，接受一下一级移位寄存单元的进位缓冲单元产生的脉冲讯号触发时，将所述节点电连接至该低电平电压源。
12.如权利要求11所述的移位寄存单元，其中该第一时钟讯号与该第二时钟讯号互为反相。
13.如权利要求11所述的移位寄存单元，其中该进位缓冲单元包含一进位开关单元，受所述驱动脉冲讯号的触发，基于该第一时钟讯号或第二时钟讯号产生该脉冲讯号。
14.如权利要求13所述的移位寄存单元，其中该进位缓冲单元输出的脉冲讯号提供为该下一级移位寄存单元的输入讯号。
15.如权利要求14所述的移位寄存单元，其中该进位缓冲单元输出的脉冲讯号用于控制一上一级移位寄存单元的第二下拉开关单元。
16.如权利要求13所述的移位寄存单元，其中该第一上拉开关单元、该第一下拉开关单元、该第二下拉开关单元、该进位开关单元为晶体管。
17.如权利要求11所述的移位寄存单元，其中该驱动单元进一步包含一第一驱动开关单元，其根据该输入脉冲讯号的触发，以产生该驱动脉冲讯号并使该驱动脉冲讯号通过该节点，藉以控制第一上拉开关单元与该进位开关单元的开启或关闭。
18.如权利要求17所述的移位寄存单元，其中该第一驱动开关单元为一晶体管。
19.如权利要求17所述的移位寄存单元，其中该驱动单元进一步包含一第二驱动开关单元，受第一时钟讯号或第二时钟讯号两者其中之一的触发，基于该第一时钟讯号或第二时钟讯号触发该第一下拉开关单元；一第三驱动开关单元，受其中另一时钟讯号的触发，关闭该第一下拉开关单元；一第四驱动开关单元，根据该进位开关单元输出的脉冲讯号进行开启或关闭；以及一第五驱动开关单元，分别依据所述第二、第三与第四驱动开关单元产生的讯号，改变所述驱动脉冲讯号的电平。
20.如权利要求19所述的移位寄存单元，其中该第二驱动开关单元、第三驱动开关单元、第四开关驱动单元及第五驱动开关单元为一晶体管。
全文摘要
本发明关于一种讯号驱动系统，包含多级个串联的移位寄存单元，其中每一移位寄存单元包含一第一上拉开关单元，其开启时基于一第一时钟讯号或一第二时钟讯号，在输出端输出一栅极脉冲讯号。一驱动单元，经由一节点产生一驱动脉冲讯号以驱动该第一上拉开关单元。一第一下拉开关单元，其开启时将该输出端连接至一低电平电压源。一第二下拉开关单元，其开启时连接该节点至该低电平电压源。一进位缓冲单元，根据第一时钟讯号或第二时钟讯号，产生一控制讯号以控制上一级移位寄存单元，藉以确保每一级移位寄存单元的运作不受其他各级移位寄存单元输出的栅极脉冲讯号的影响。
文档编号G02F1/133GK1928983SQ200610141219
公开日2007年3月14日 申请日期2006年9月28日 优先权日2006年9月28日
发明者郭育如, 赖明升, 郑国兴, 简志远 申请人:友达光电股份有限公司